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ISL6123 ， ISL6124 ， ISL6125 ， ISL6126 ， ISL6127 ， ISL6128 ， ISL6130
ISL613Xs
监测
所有钢轨
VMON
PGOOD
OE
LOW = RESET
OE
LOW = RESET
SYSRST ＃
ISL6124
#N
UVLO
en
RESET＃
ENABLE ＃
G
A
T
E
en
UVLO
SYSRST ＃
ISL6124
#N
UVLO
RESET＃
ENABLE ＃
G
A
T
E
ENABLE ＃
RESET＃
SYSRST ＃
ISL6125
# N+1
动力
供应
RESET＃
UVLO
ENABLE ＃
L
O
G
I
C
RESET ＃
SYSRST ＃
ISL6125
# N+1
动力
供应
RESET＃
UVLO
L
O
G
I
C
图17. ISL612X和ISL613X电压柔顺
测序框图
图18.多ISL612X应用逻辑分析盖茨
电压存在检测
如果某些电压电势的存在本身是足够
在测序之前，那么少数标准
逻辑AND门可用于实现此目的。块
图18图说明了这个电压存在
配置。
在两种情况下，测序是直线前进穿过
多音序器，因为所有DLY_ON电容会
同时开始充电 10毫秒后常见的
ENABLE输入信号被交付。这使得在选择
电容器被彼此相关比使用没有不同
一个单一的音序器。当公共启动信号是
拉高这些配置将执行
关断序列在所有的音序器的编程通过
在DLY_OFF电容值。
在这两种情况下，与所有的SYSRST ＃管脚总线型一起
一旦该过程完成，同时关闭
在任何UVLO输入错误，保证为SYSRST ＃输出
将暂时拉低关闭所有的门和逻辑
输出。
有可能是需要或允许的组的应用
耗材被带到了顺序和用品中
每个组进行测序。图19示出了这种
配置，使供应的第一组，以接通
之前第二组开始。这种布置不
一定排除将所有物资的保障
事先开启测序如前所示，但它会
防止导通序列的完成，如果有一个
不满意UVLO输入一组。使用此配置
通过T涉及等待
UVLOdel
和T
RSTDEL
（共
160毫秒），每个序列发生器IC链中的最后
RESET ＃释放。一旦启用了第一个音序器
拉高所有的RESET ＃输出将迅速拉低，并
从而使测序关断该结构来
通过多家银行迅速波及的用户
作为皆由DLY_OFF编程顺序
电容器的允许。再次与普通总线型
SYSRTS ＃引脚，同时关闭所有的门下来，
LOGIC看不起不满意的UVLO输入是有保证的
一旦所有的FET或逻辑输出上。如果栅极驱动
选项集成电路用于驱动两个FET和逻辑信号，然后
小心，以确保充电泵GATE不超过驱动器
和破坏逻辑输入必须要小心。一个简单的电阻
分频器可用于降低GATE电压到一个合适的
电压的逻辑输入，如图19 。
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FN9005.8
2007年2月5日
