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莱迪思半导体公司
架构
LA- LatticeXP2系列数据表
路由
有单独的路由信号或总线所提供的LA- LatticeXP2器件的资源
相关的控制信号。路由资源包括开关电路，缓冲液和金属互连（布线）
段。
间PFU的连接是其中x1 （跨越两个PFU ） ×2 （跨越三个PFU）或5233 （跨越7 PFU）
连接。在X1和X2连接提供快速和英法fi cient连接在水平和垂直方向。
在X2和X6资源缓冲，使短期和长期的连接PFU就能之间的路由。
对LA - LatticeXP2系列具有增强的路由体系结构，以产生一个紧凑的设计。 ispLEVER的
设计工具采用的综合工具，场所和路线的设计输出。一般地，布局和布线
工具是完全自动的，虽然一个交互式布线编辑器可以进行优化设计。
SYSCLOCK锁相环路（ PLL ）
在SYSCLOCK的PLL提供以合成的时钟频率的能力。该LA- LatticeXP2系列支持
在两个和四个全功能的通用的PLL （ GPLL ） 。该GPLL的体系结构示于图
2-4.
CLKI ， PLL的参考频率，无论是从引脚或路由设置;将其馈送到输入时钟
分频器模块。 CLKFB ，反馈信号，从CLKOP （主时钟输出），或从用户产生
时钟引脚/逻辑。 CLKFB馈送到反馈分频器，用来乘以参考频率。
两个输入路径和反馈信号输入的电压控制振荡器（VCO）的块。的相位和频
VCO的昆西，从输入路径和反馈信号来确定。甲LOCK信号是由所生成的
压控振荡器，以指示所述VCO锁定与输入时钟信号。
VCO的输出馈入CLKOP分频器，后标量除法。在CLKOP分频器的占空比
输出可以连接NE使用税微调块，创造了CLKOP信号调谐。通过允许压控振荡器也能操作
吃在更高的频率比CLKOP ，所述GPLL的频率范围被扩大。该CLKOP的输出
除法是通过CLKOK分频器，第二个时钟分频器，通过产生用于较低频率
CLKOK输出。对于需要更低的频率的应用中， CLKOP信号通过分频获得通过
由三分频器，用来产生CLKOK2输出。该CLKOK2输出提供了使用源应用
同步逻辑。相位/占空比/占空比微调块用于调整CLKOP的相位和占空比
分频器的输出，以产生CLKOS信号。相位/占空比设定可以预先编程的或动态
调整。
从GPLL时钟输出; CLKOP ， CLKOK ， CLKOK2和CLKOS ，被送到时钟分配网络。
有关GPLL更多信息，请参见TN1126 ，
的LatticeXP2 SYSCLOCK PLL设计和使用指南。
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