CDC2509A
3.3 V锁相环时钟驱动器
SCAS603C - 1998年4月 - 修订2004年12月
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利用
CDCVF2509A
作为替代
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该装置
扩频时钟兼容
100 MHz的最大频率
可在塑料24引脚TSSOP
锁相环时钟分布
同步DRAM应用
分配一个时钟输入到一个银行
五和一银行四路输出的
独立的输出使能每路输出
银行
外部反馈（ FBIN ）引脚用于
输出同步时钟输入
片系列阻尼电阻器
无需外部RC网络所需
工作在3.3 V V
CC
AGND
V
CC
1Y0
1Y1
1Y2
GND
GND
1Y3
1Y4
V
CC
1G
FBOUT
PW包
（ TOP VIEW ）
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CLK
AV
CC
V
CC
2Y0
2Y1
GND
GND
2Y2
2Y3
V
CC
2G
FBIN
描述
该CDC2509A是一款高性能，低偏移，低抖动锁相环（ PLL ）时钟驱动器。它使用一个锁相环
精确地对准，在频率和相位，所述反馈（ FBOUT ）输出到时钟（CLK）的输入信号。
它是专为与同步DRAM中使用而设计的。该CDC2509A工作在3.3 V V
CC
并提供
综合系列阻尼电阻，使其非常适合驱动点至点的负载。
五个输出四路输出一家银行一家银行，并提供CLK九低偏移，低抖动的副本。产量
信号的占空比被调整为50％ ，而与占空比的CLK 。输出每家银行可以
启用或通过控制（ 1G和2G ）投入分别禁用。当对G输入为高电平时，输出
切换在相位和频率上与CLK ;当对G输入为低时，输出被禁止的逻辑低
状态。
含锁相环与许多产品， CDC2509A不需要外部RC网络。环路滤波器
对于PLL被包含在芯片上，减少了元件数量，电路板空间和成本。
因为它是基于锁相环电路，所述CDC2509A需要一个稳定时间以达到锁相
反馈信号与参考信号。此稳定时间是必需的，下列功率和应用
一个固定频率，固定相的信号在CLK和以下任何改变PLL的参考或反馈
信号。该PLL可以通过捆扎AV绕过用于测试目的
CC
到地面。
该CDC2509A的特点是操作从0℃至70℃。
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标准保修。生产加工并不包括
所有测试参数。
版权
2001年至2004年，德州仪器
邮政信箱655303
达拉斯，德克萨斯州75265
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