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电气特性
表8. PLL电气特性（续）
NUM
12
特征
水晶容性负载
离散的负载电容的XTAL
13
离散的负载电容EXTAL
14
CLKOUT周期抖动，
3, 4, 7, 8, 9
在F量度
SYS
最大
峰 - 峰抖动（时钟边沿到时钟沿）
长期抖动
调频范围限制
3,
10, 11
(f
SYS
最多不得超过）
VCO频率。 F
VCO
= (f
REF *
PFD)/4
C
抖动
—
—
C
MOD
f
VCO
0.8
350
10
待定
2.2
540
% f
sys/3
% f
sys/3
%f
sys/3
兆赫
C
L_EXTAL
符号
C
L
C
L_XTAL
分钟。
价值
马克斯。
价值
看到水晶
规格
2*C
L
–
C
S_XTAL
–
C
PCB_XTAL7
2*C
L
–-
C
S_EXTAL
–
C
PCB_EXTAL7
pF
pF
单位
17
18
19
1
与PLL启动时启用允许的最大输入时钟频率为24MHz 。对于更高的输入时钟
频率的处理器必须在保护模式启动，以避免违反所允许的最大CPU频率。
2
所有内部寄存器数据保留在0Hz 。
3
这个参数是由，而不是100 ％测试合格之前特性保证。
4
正确的PC板布局过程必须遵循以实现特定连接的阳离子。
5
此参数由设计保证，而不是100 ％测试。
6
该规范只是PLL锁定时间，不包括振荡器起振时间。
7
C
PCB_EXTAL
和C
PCB_XTAL
上EXTAL和XTAL ，分别测得的PCB杂散电容。
8
抖动是从编程的频率测量是在最大f显示特定网络版的时间间隔平均偏差
SYS
.
测量是与所述设备供电的由过滤材料和用稳定的外部时钟信号计时。
噪声注入，通过PLL V的PLL电路
DD
， EV
DD
和V
SS
和变化的晶体振荡器的频率增加
该Cjitter百分比对于给定的时间间隔。
9
值与频率调制禁用。如果频率调制被启用时，抖动是Cjitter + Cmod上的总和。
10
调制适用百分比超过10间隔
μs,
或等效的调制速率为100KHz 。
11
调制范围由硬件设计决定。
5.6
外部接口时序特性
记
所有的处理器总线时序是同步的;也就是说，输入建立/保持和输出延迟
相对于基准时钟的上升沿。基准时钟是FB_CLK输出。
所有其它的定时关系可以是来自于这些值。时序上市
表9
示于
图7
和
网络连接gure 8 。
表9
列出处理器总线输入时序。
MCF532X的ColdFire
微处理器数据手册，第4
20
飞思卡尔半导体公司
