CDCE949
CDCEL949
SCAS844 - 2007年6月
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这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
描述
该CDCE949和CDCEL949是模块化基于PLL的低成本，高性能，可编程时钟
合成器，乘法器和除法。它们产生高达从单个输入频率9输出时钟。每
输出可在系统编程的任何时钟频率高达230 MHz的，使用多达四个独立的
配置PLL 。
该CDCx949有单独的输出电源引脚，V
DDOUT
， 1.8 V的CDCEL949和2.5 V至3.3 V的
CDCE949.
输入接受外部晶振或LVCMOS时钟信号。如果一个外部晶体的情况下，芯片上的负载
电容足以满足大多数应用。负载电容值的可编程范围为020 pF的。
此外，片上的VCXO是可选择的，允许一个外部输出频率的同步
控制信号，即PWM信号。
深的M / N分频器比率允许零ppm的音频/视频的生成，网络（WLAN ，蓝牙 ，
从参考输入频率以太网，全球定位系统）或接口（USB ， IEEE 1394 ，记忆棒）的时钟，如
27-MHz.
所有的PLL支持SSC （扩频时钟） 。 SSC可以是中心，传播或向下传播的时钟。这
是一种常用的技术，以减少电磁干扰（EMI） 。
基于PLL频率和分频器设置，内部环路滤波器元件的自动
调整，以达到较高的稳定性，以及优化每个PLL的抖动传递特性。
设备支持的非易失性的EEPROM编写用于设备到应用的容易定制。
它是预设为出厂默认配置（见
默认设备配置
部分） 。它可以是
通过在系统重新编程为不同的应用程序配置PCB装配之前，或重新编程
编程。所有的设备设置均通过SDA / SCL总线， 2线串行接口。
三个可编程控制输入， S0，S1和S2中，可用于控制操作的各个方面
包括频率选择，改变了SSC的参数，以降低EMI ， PLL旁路，断电，并
低电平或三态的输出禁止功能之间进行选择。
该CDCx949工作在1.8 - V环境。它的特点是操作温度范围为-40 ° C至85°C 。
设备信息
终端功能
终奌站
名字
Y1, Y2, ...Y9
鑫/ CLK
XOUT
V
CTRL
V
DD
V
DDOUT
GND
S0
SDA / S1
SCL / S2
NO 。 （ TSSOP24 ）
21, 19, 18, 7, 8,
16, 15, 11, 12
1
24
4
3, 13
6, 10, 17
5, 9, 14, 20
2
23
22
I / O
O
I
O
I
动力
动力
地
I
I / O / I
I
LVCMOS输出
晶体振荡器输入或LVCMOS时钟输入（通过SDA / SCL总线可选）
晶体振荡器的输出（悬空或拉起来时，未使用）
VCXO控制电压（悬空或拉起来时，未使用）
该器件的1.8V电源
CDCEL949 ：
1.8 V电源所有输出
CDCE949 ：
3.3 V或2.5 V电源所有输出
地
用户可编程控制输入S0 ; LVCMOS输入;内部上拉500 kΩ的
SDA ：
双向串行数据输入/输出（缺省配置） ， LVCMOS ;国内
拉500 kΩ的;或
S1:
用户可编程控制输入; LVCMOS输入;内部上拉500 kΩ的
SCL ：
串行时钟输入（默认配置） ， LVCMOS ;内部上拉500 kΩ的;或
S2:
用户可编程控制输入; LVCMOS输入;内部上拉500 kΩ的
2
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