CS4341
开关特性 - 内部串行时钟
参数
MCLK频率
MCLK占空比
输入采样率
LRCK占空比
SCLK周期
SCLK上升到LRCK边缘
t
SCLKR
SDATA有效到SCLK建立时间上升
SCLK上升沿到SDATA保持时间
MCLK / LRCK = 512 ， 256或128
SCLK上升沿到SDATA保持时间
MCLK / LRCK = 384或192
t
sdlrs
t
SDH
t
SDH
-
1
--------------------- + 10
-
(
512
） Fs的
1
--------------------- + 15
-
(
512
） Fs的
1
--------------------- + 15
-
(
384
） Fs的
t
SCLKW
-------------
-
2
（注7 ）
符号
民
1.024
45
典型值
-
-
-
-
（注6 ）
最大
51.2
55
50
100
-
单位
兆赫
%
千赫
千赫
%
s
单速模式
倍速模式
Fs
Fs
t
SCLKW
4
50
1
---------------
-
SCLK
-
-
-
-
-
s
ns
ns
ns
-
-
-
注： 6占空比必须是50 ％
+/
1/2 MCLK周期。
7.看到派生内部频率4.2.1节。
LRCK
t
SCLKR
SDATA
t
SCLKW
t
sdlrs
*内部SCLK
t
SDH
图12.内部串行方式输入时序
*
所示的SCLK脉冲内部的CS4341 。
LRCK
MCLK
1
*内部SCLK
N
2
N
SDATA
图13.内部串行时钟发生器
*
所示的SCLK脉冲内部的CS4341 。 N等于MCLK由SCLK分
DS298F5
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