CS42518
中列出的外部PLL组件值
表21
具有较高的角频率抖动衰减
曲线，需要一小段时间来锁定，并提供良好的输出抖动性能。但是应当注意的是， PLL的
所示的元件值必须与其相关联的锁定模式中使用，如图
表21 。
利用
的元件值和锁定模式中的任何其他组合可能导致不稳定的PLL的特性。
结构1可被用于硬件和软件的向后兼容性为设计原
与CS42518修订C.做
配置2可以用于纯硬件的向后兼容性对于原本具有由设计
CS42518的修订C.使用的“01”的版本D默认锁定模式下，可提高宽
带抖动抑制以双核和四速模式。
结构3可以用于与CS42518版本D新的设计，或者用于在现有的设计
该硬件和软件可以被改变为使用规定的PLL的分量值和
LOCKM [ 1 ： 0 ]寄存器设置。这种配置提供了最好的DAC和ADC的性能时
从PLL时钟恢复时钟。
典型的连接图，图
5,
示出了两个电容器的推荐配置
和一个电阻器组成的PLL滤波器。它治疗的LPFILT引脚作为低电平模拟是很重要的
输入。有人建议，锁相环滤波器的接地端可以直接返回到AGND引脚indepen-
dently数字接地平面。
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