APEX 20K可编程逻辑器件系列数据手册
每个LE有两个输出，推动本地， MegaLAB或FastTrack网络
互连布线结构。每个输出可独立地被驱动
由LUT的或寄存器的输出。例如，查找表可以驱动一个
输出，而寄存器驱动其他输出。此功能称为
注册包装，提高了设备的利用率，因为寄存器和
LUT可以用于不相关的功能。勒还可以驱除
注册和未注册版本的LUT输出。
在APEX 20K架构提供了两种类型的专用高速
连接相邻的LE ，而无需使用本地互连的数据通道
路径：进位链和级联链。进位链支持高速
算术功能，如计数器和加法器，而级联链
实现了宽输入功能，如平等与比较
最小延迟。携带和级联链中连接的LE 1到10
LAB并在同一MegaLAB结构中的所有实验室。
进位链
进位链提供的LE之间非常快结转功能。
进位信号，从一个较低位驱动向前进入要求很高的
通过进位链顺序位，并馈送到两个LUT和下一
进位链的一部分。此功能允许APEX 20K架构
实现高速计数器，加法器和任意比较
宽度。进位链逻辑可以自动在Quartus II创建
软件编译器设计处理期间，或由设计者手动
在设计输入。参数化函数，如库
自动参数化模块（ LPM）和DesignWare的功能
利用进位链的相应功能。
Quartus II软件编译器产生进位链超过10个LE长
通过自动连接的LAB在一起。为了增强配件，长运
链跳过交替的LAB在MegaLAB
结构。进位链长
不止一个LAB跳过或者从一个偶数LAB到下一偶数
编号LAB，或从一个奇数LAB到下一奇数
编号LAB 。例如，在左上角的第一LAB的最后一个LE
MegaLAB结构承载在第三个LAB的第一个LE
MegaLAB结构。
图6
显示如何
n位
全加器可以被实现
n
+ 1个LE
与进位链。 LUT的一个部分产生两个比特的总和
使用输入信号和进位信号的装置;的总和被路由到
输出LE的。该寄存器可以绕过简单的加法器或使用
蓄能器的功能。 LUT的另一部分和所述进位链
逻辑产生的进位输出信号，该信号直接传送到进位
在下一较高阶位的信号。最后的进位输出信号被路由
到一个LE ，在那里它被驱动到本地， MegaLAB ，或迅速完成
互连布线结构。
14
Altera公司。
