ADF7025
频率合成器
参考输入部分
板上晶体振荡器电路（参见图19）可以用
廉价的石英晶体作为PLL的参考。该振荡器
电路是通过设置R1_DB12高启用。它是通过使
默认上电并通过使CE的电平禁止。错误
在晶体中可以通过调整小数N分予以纠正
值（见N计数器部分） 。单端参考
（TCXO ， CXO ）也可使用。所述CMOS电平应该是
应用到OSC2与R1_DB12设置为低。
v计数器
3位R计数器由一个划分参考输入频率
整数从1到7的分压后的信号被表示为
参考时钟的相位频率检测器（PFD ） 。除法
比设置寄存器1最大化PFD频率降低
N值。这减少了噪声乘以20日志的速度（N）的
到输出端，以及减少发生的杂散
组件。 R寄存器默认为R = 1上电。
PFD
[赫兹] =
XTAL / R
MUXOUT和锁定检测
OSC1
CP2
OSC2
CP1
05542-019
该MUXOUT引脚允许用户访问各种数字
在ADF7025点。 MUXOUT的状态由控制
位R0_DB [ 29:31 ] 。
稳压器就绪
监管机构准备是后MUXOUT上的默认设置
收发信机的加电。的电源启动时间
调节器通常是50微秒。由于串行接口供电
从监管机构，监管机构必须在其额定电压
前ADF7025可以编程。的状态
稳压器可在MUXOUT进行监控。当
在MUXOUT regulator_ready信号为高时，编程
该ADF7025可以开始。
DV
DD
图19.振荡器电路的ADF7025
两个并联谐振电容器的需要振荡
正确的频率;它们的值是依赖于晶体
规范。它们的选择应使得该系列值
电容加到PCB走线电容加起来的
水晶，一般为20 pF的负载电容。轨道电容
值从2 pF至5 pF的，这取决于电路板布局。
在可能的情况中，选择具有非常低的电容
温度系数，以确保稳定的频率操作
在所有条件。
CLKOUT分频器和缓冲器
CLKOUT的电路利用从所述基准时钟信号
振荡器部分，如图19所示，并提供一个divided-
50:50下标记空间信号CLKOUT引脚。偶数
从2至30个隔膜可用。该数字鸿沟在设置
R1_DB [ 8:11 ] 。上电时， CLKOUT默认
divide-by-8.
DV
DD
CLKOUT
使能位
稳压器就绪
数字锁定检测
模拟锁定检测
v计数器输出
N计数器输出
PLL测试模式
Σ-
测试模式
MUX
控制
MUXOUT
DGND
OSC1
05542-020
分频器
115个
÷2
CLKOUT
图21. MUXOUT电路
数字锁定检测
数字锁定检测为高电平有效。锁定检测电路
位于在PFD 。当连续五个相位误差
周期小于15纳秒，锁定检测被设置为高。锁定检测
保持高电平，直到在PFD检测到25 ns的相位误差。
因为对数字锁定任何外部元件
检测，它被更广泛地使用比模拟锁定检测。
图20. CLKOUT舞台
要禁用CLKOUT ，设置分频数为0的输出
缓冲器可驱动高达20 pF的负载在10 ％的上升时间
4.8兆赫。更快的边缘可能会导致一些寄生馈通
到输出端。串联一个小电阻（ 50 Ω ）可用于减缓
时钟边缘，以减少这些杂散以F
CLK
.
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05542-021
