CYNSE70032
4.4
管道和SRAM控制
流水线延时被加入，得到足够的时间来级联系统的仲裁逻辑来确定该装置将驱动
在SRAM总线上的匹配项的索引。管道的逻辑增加了延迟到两个SRAM的存取周期和SSF和SSV
为了信号以它们对齐，其接收所述相关联的数据在主机的ASIC 。
4.5
全部逻辑
位在每个68位的条目的[0]具有用于学习命令（0 =空，1 =完全）一个特殊目的。当所有的数据项
有位[0]设置为1，该数据库断言的FULL标记，表示该深度级联阵列中所有的搜索引擎都满了。
5.0
信号说明
表5-1
列出并描述了所有CYNSE70032信号。
表5-1 。 CYNSE70032信号说明
参数
时钟和复位
CLK2X
TYPE
[1]
I
描述
主时钟。
CYNSE70032样品都在正边缘的数据和控制销
的CLK2X 。所有信号被驱出该装置的上CLK2X的上升沿（当
PHS_L低） 。
阶段。
这个信号运行在CLK2X的一半的频率，并产生一个内部时钟
从CLK2X 。参见第6.0节，第13页上的“时钟” 。
复位。
驾驶RST_L低初始化设备到已知状态。
命令总线。
[1：0 ]指定的命令和[8： 2]包含命令参
ETERS 。各个命令的描述中解释了这些参数的细节。
命令的基础上[ 1：0]的编码字段是：
00 ： PIO读
01 ： PIO写
10 ：搜索
11 ：学习。
指令有效。
这个信号资格命令总线：
0 ：无命令
1 ：命令。
地址/数据总线。
该信号携带过程中的读取和写入的地址和数据
寄存器，数据和掩码数组操作。它携带在搜索的比较数据
操作。它还带有SRAM的地址时SRAM PIO访问。
阅读确认。
这个信号表示有效数据是可用的DQ总线上
寄存器，数据和掩模阵列读取操作，或者在该数据可在
在SRAM读操作SRAM的数据总线。
年底转让。
这个信号表示脉冲串传输结束到数据或掩模阵列
在读或写突发操作。
搜索成功的标志。
当置位时，该信号指示该装置是
在搜索操作的全球赢家。
搜索成功的标志有效。
当使能时，此信号资格的SSF信号。
SRAM地址。
这个总线包括地址线，以访问包含芯片外的SRAM
关联数据。看
表15-1
对于所生成的SRAM地址的细节。在一个
多个CYNSE70032设备数据库，该SRAM的地址的各对应位
所有级联器件必须连接。
SRAM芯片使能。
这是芯片使能控制外部静态存储器。在一个数据库
多CYNSE70032设备，所有级联器件的CE_L必须连接。这
信号然后由仅一个设备驱动。
SRAM写使能。
这是写使能控制对外部的SRAM 。在一个数据库
多CYNSE70032设备，所有级联器件的WE_L必须连接
在一起。这个信号然后由仅一个设备驱动。
PHS_L
RST_L
命令和DQ总线
CMD [ 8：0]
I
I
I
CMDV
I
DQ [67 ：0]的
确认
[2]
EOT
[2]
SSF
SSV
SRAM接口
SADR [21 ：0]的
I / O
T
T
T
T
T
CE_L
T
WE_L
T
注意事项：
1. I =输入而已， I / O =输入或输出， O =只输出， T =三态输出。
2. ACK和EOT需要一个弱外部上拉下来，如47KΩ和100KΩ 。
文件编号： 38-02042牧师* E
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