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ADE7169F16
初步的技术数据
当此位被设置为逻辑1时，SS引脚被定义为从选择输入引脚
为SPI从机接口
接收缓冲区溢出写使能
0
如果SPIRX SFR的没有被读出时，一个新的数据字节是
收到新的字节将被丢弃。
1
如果SPIRX SFR的没有被读出时，一个新的数据字节是
收到新的字节将覆盖旧数据。
主模式： SPI SCLK频率
[1:0]
00
F
CORE
/ 8 = 512KHZ若F
CORE
= 4.096MHz
01
F
CORE
/ 16 = 256KHz的当F
CORE
= 4.096MHz
10
F
CORE
/ 32 = 128kHz的当F
CORE
= 4.096MHz
11
F
CORE
/ 64 =路64kHz若F
CORE
= 4.096MHz
2
0xEA
RxOFW
0
1-0
0xE9 -
0xE8
SPIR [1 ：0]的
0
表125. SPI配置寄存器SFR （ SPIMOD2 ， 0xE9 ）
位
位置
7
位
助记符
SPICONT
默认
价值
0
描述
主模式： SPI连续传输模式使能位
0
后一个字节传输的SPI接口将停止和SS将
被拉高。一种新的数据传输可以在熄火后所发起
期。
1
SPI接口将继续传输数据，直到没有有效的数据是
availbale在SPITX SFR 。 SS将一直保持到SPITX SFR
和发送移位寄存器为空。
SPI接口使能位
0
SPI接口将被禁用。
1
SPI接口启用
SPI漏极开路输出配置位
0
内部上拉电阻被连接到SPI输出
1
4
SPIMS_b
0
在SPI输出开漏，需要外部上拉电阻
6
SPIEN
0
5
SPIODO
0
SPI主模式使能位
0
1
SPI接口被定义为从
SPI接口被定义为一个主
3
SPICPOL
0
SPI时钟极性配置位 - 参见图84 。
SCLK的默认状态为低，第一个SCLK边沿呈上升趋势。
根据SPICPHA位， SPI数据输出状态改变的
SCLK ，而SPI数据输入进行采样的上升沿或下降沿
在SCLK的上升沿或下降沿。
1
SCLK的默认状态是高，并且第一个SCLK边沿正在下降。
根据SPICPHA位， SPI数据输出状态改变的
SCLK的上升沿或下降沿，而SPI数据输入进行采样
在SCLK的上升沿或下降沿。
SPI时钟相位配置位 - 参见图84 。
0
SPI数据输出改变状态时， SS变低，在第二
SCLK的边缘，然后每两个连续的，而SPI边缘
数据输入每两个采样在第一SCLK边缘，然后
随后的边缘。
1
在SCLK ，然后第一边缘的SPI数据输出改变状态
每两个相邻边缘，而SPI的数据输入进行采样
第二个SCLK边缘，然后每两个连续的边缘。
主模式： LSB先配置位
0
2
SPICPHA
0
1
SPILSBF
0
牧师珠三角|第124 140
