初步的技术数据
12, 13,
15-18, 20,
21, 22, 44
14, 37, 46,
47, 49
27
28
31
32
N / C
无连接
无连接：这些多余的，未使用的引脚应悬空。
AD9912
I
I
I
动力
AVDD3
系统时钟
SYSCLKB
LOOP_FILTER
模拟电源：连接到一个标称3.3V电源
系统时钟输入。可以LVPECL或晶体输入，这取决于CLKMODESEL引脚上。
互补系统时钟：互补信号的输入提供27引脚
系统时钟乘法器环路滤波器：当使用倍频驱动
系统时钟，外部环路滤波器必须构建并连接到该引脚。
时钟模式选择。使用晶体时，设置为GND 。使用时，要么是拉至1.8V
振荡器或外部时钟源。 （见
系统时钟输入量
部分对使用细节
该引脚） 。
模拟接地：接地。注：引脚43是接地屏蔽连接。
补充HSTL输出：见规格表和输出驱动器和
倍增部，下分主标题（差分）驱动程序，有关详细信息，
HSTL输出：见规格表和时钟驱动器部分
CMOS输出：见规格表和时钟驱动器部分
互补的反馈输入：在标准工作模式下，该引脚连接到
过滤后IOUTB输出。该内部偏置输入通常是交流耦合，当
如此配置，可以接受任何差分信号。
反馈输入：在标准工作模式下，此引脚连接到过滤IOUT
产量
DAC输出电流设置电阻。此引脚与GND之间连接一个电阻。见
①DAC
输出？
部分。
DAC输出：输出信号应被过滤并通过FDBK_INB送回上芯片
输入
免费DAC输出：输出信号应被过滤并送回上芯片
通过FDBK_IN输入
无连接：这些应悬空。
断电：当此高电平有效引脚置位，器件进入满功率
掉电模式。
芯片复位：当此高电平有效引脚置位时，芯片进入复位。注：在
上电时， 10美国复位脉冲，当电源达到自动产生
一阈值和稳定。
I / O更新： 0该引脚上的逻辑转换为1需要从I / O端口的数据
寄存器的控制寄存器（见
写
的第
一般操作
串行控制端口
部分） 。
片选信号：低电平有效。当器件编程的，该引脚必须保持低电平。在
系统中多个AD9549是目前这使个别程序
每个AD9549的
串行数据输出：当设备处于三线模式下，数据被读取该引脚
串行数据输入/输出：当设备处于三线模式中，数据被从这个写入
引脚。在2线模式，数据读取和写入两个发生在该引脚
串行编程时钟：时钟数据串行编程。
I
1.8V
CMOS
GND
1.8V
HSTL
1.8V
HSTL
3.3V
CMOS
CLKMODESEL
33, 39, 43,
52
34
35
38
40
I
O
O
O
I
AVSS
OUTB
OUT
OUT_CMOS
FDBK_INB
41
48
50
51
56, 57
58
59
I
O
O
O
FDBK_IN
DAC_RSET
IOUT
IOUTB
无连接
PWRDOWN
RESET
I
I
3.3V
CMOS
3.3V
CMOS
3.3V
CMOS
3.3V
CMOS
3.3V
CMOS
3.3V
CMOS
3.3V
CMOS
60
I
IO_UPDATE
61
I
CSB
62
63
64
O
I / O
O
SDO
SDIO
SCLK
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PR06763-0-6/07(PrB)
