AD9515
时序图
t
CLK
CLK
迪FF erential
t
PECL
80%
LVDS
t
LVDS
05597-002
20%
05597-065
05597-066
t
CMOS
t
RL
t
FL
图2. CLK / CLKB到时钟输出时序，分= 1模式
迪FF erential
80%
LVPECL
20%
05597-064
图4. LVDS时序，微分
单端
80%
CMOS
3PF负荷
20%
t
RP
t
FP
t
RC
t
FC
图3. LVPECL时间，微分
图5. CMOS时序，单端， 3 pF负载
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