AD9510
分频器相位偏移
每个输出信号的相位可被选择，这取决于
在分频比选择。这个被选中写
适当的值，以该设定的相位的寄存器和
启动高/低位为每个输出。这些是奇数
从49H寄存器57H 。每分有4位相位偏移
<3 ： 0> ，并开始高或低比特<4> 。
下面的一个同步脉冲，相位偏移字决定如何
许多快速时钟（ CLK1或CLK2 ）周期开始之前的等待时间
一个时钟输出边沿。在开始的H / L比特确定该分压器
输出开始低或高。通过给每个分不同
相位偏移，输出至输出的延迟可以在增量设置
快速时钟周期，叔
CLK
.
图39示出了四个分频器，每组为DIV = 4， 50 ％的占空
周期。通过递增的相位从0到3，每个输出偏移
从最初的边缘为t的整数倍的偏移量
CLK
.
0
时钟输入
CLK
分频器产出
DIV = 4 ，占空比为50 ％
START = 0，
相位= 0
START = 0，
PHASE = 1
START = 0，
PHASE = 2
START = 0，
PHASE = 3
设置相位偏移到相= 4的结果在相同的相对
相位作为第一个信道，相位= 0°或360°。
在一般情况下，通过组合4比特相位偏移和开始
H / L位，有32个可能的相位偏移状态（见表18）。
表18.相位偏移启动H / L位
相位偏移
（快时钟
上升沿）
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
49H到57H
相位偏移<3 ： 0>
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
启动H / L <4>
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
t
CLK
t
CLK
3
×
t
CLK
05046-035
2
×
t
CLK
图39.相位偏移，所有分频器设置为DIV = 4 ，相位设置为0到3
例如：
CLK1 = 491.52兆赫
t
CLK1
= 1 / 491.52 = 2.0345 NS
对于DIV = 4
相位偏移0 = 0 NS
相位偏移1 = 2.0345 NS
相位偏移2 = 4.069纳秒
相位偏移3 = 6.104纳秒
四个输出也可以被描述为：
OUT1 = 0°
OUT2 = 90°的
OUT3 = 180°
OUT4 = 270 °
的相位的偏移量的分辨率是由快时钟周期设置
(t
CLK
）在CLK1和CLK2 。其结果是，每一个分频比不
有32个独特的相位偏移可用。对于任何分频比时，
固有的相位偏移的数目在数值上等于该
分频比（见表18 ） ：
DIV = 4
独特的相位偏移相位= 0，1 ，2，3
DIV = 7
版本A |第38页60
