AD9510
时序图
t
CLK1
CLK1
迪FF erential
80%
LVDS
t
PECL
20%
05046-065
05046-066
t
RL
t
LVDS
05046-002
t
FL
t
CMOS
图2. CLK1 / CLK1B到时钟输出时序， DIV = 1模式
图4. LVDS时序，微分
迪FF erential
80%
LVPECL
20%
05046-064
单端
80%
CMOS
3PF负荷
20%
t
RP
t
FP
t
RC
t
FC
图3. LVPECL时间，微分
图5. CMOS时序，单端， 3 pF负载
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