SL23EP05

外部元件&设计注意事项

典型应用原理图

意见和建议

去耦电容：

0.1 F A去耦电容必须在VDD和VSS之间使用的引脚6和4位的

电容在PCB上尽可能靠近VDD引脚放置的元件侧。 PCB走线到VDD引脚和到

通过应保持尽可能的短GND。去耦电容和VDD引脚之间不要使用过孔。

系列终端电阻：

一系列的终端电阻，建议如果（ SSCLK ）的输出之间的距离，

the load is over 1 ½ inch. The nominal impedance of the SSCLK output is about 30 . Use 20 resistor in series with the

输出到终止50走线的阻抗，并把20的电阻尽可能靠近时钟输出成为可能。

零延迟和偏移控制：

所有输出和CLKIN引脚应加载相同的负载，实现“零延迟”

在CLKIN和输出之间。 CLKOUT引脚连接到内部芯片CLKIN内部反馈给PLL ，

并看到另外的2 pF负载相对于该时钟管脚。对于需要零输入/输出延迟，负载的应用

所有输出引脚，包括CLKOUT引脚必须相同。如果需要进行任何延迟调整时，电容在

CLKOUT引脚可以被增加或减少，增加或减少时钟和CLKIN之间的延迟。

为最小的管脚到管脚时滞，在钟表外部负载必须是相同的。

1.0版， 2007年5月21日

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