SL2309
概述
该SL2309是一种低偏移，低抖动的零延迟缓冲器，
非常低的工作电流。
该产品包括一个片上高性能PLL
该锁定到输入的参考时钟，产生9
（9）输出的时钟驱动器的跟踪输入的参考时钟
对于需要时钟分配系统。
除了CLKOUT的是，用于为内部PLL
反馈，有两个（2）银行具有四个（4）输出
每个存储体，使总的可用输出数
钟到九（9） 。
输入和输出频率范围
输入和输出频率范围是相同的。但是，它
依赖于驱动器和CL水平在下面给出
表1中。
DRIVE
高
高
低
低
CL（ PF）的
15
30
15
30
敏（兆赫）
10
10
10
10
马克斯（兆赫）
140
100
100
66
选择输入控制
该SL2309提供了两个（ 2 ）输入选择控制引脚
所谓的S1 （引脚9 ）和S2 （引脚8 ） 。通过此功能，
用户可以选择输出时钟银行-A的各种状态和
银行-B ，输出源和PLL关闭功能的
在表2中示出。
在S1 （引脚9 ）和S2 （引脚8 ）输入包括250 kΩ的弱
上拉电阻连接到VDD。
PLL旁路模式
如果在S1和S2的引脚是逻辑低（0）和高（1）
分别在片上PLL关闭和旁路，
和所有的九个输出时钟A银行， B银行和
CLKOUT的时钟都直接从参考驱动
输入时钟。在这种操作模式下SL2309就像一个
非ZDB扇出缓冲器。在此操作模式中，输入
掉电检测电路被禁止，输出
按照从直流的输入时钟基于额定频率
在驱动器级别和负载规范。
高和低驱动器产品选项
该SL2309提供高驱动器“ -1H”和标准
驱动器“-1”的选项。这些驱动器选项使用户
以控制负载的水平，频率范围和EMI 。请参阅
开关电气表的细节。
歪斜和零延迟
所有输出应该推动类似的负载，实现了
输出至输出偏移和输入 - 输出规格
切换电表中给出。然而，零
输入和输出之间的延迟可以通过调节
改变加载在CLKOUT相对于河岸
既然CLKOUT B时钟是反馈到PLL 。
电源电压范围（ VDD ）
该SL2309是专为VDD = 3.3V操作（ +/-
10％）。内置片上稳压器是用来
提供的PLL 1.8V的恒定电源，从而导致
在条件一致和稳定的PLL电气性能
的歪斜，抖动和功率耗散。
请参阅SL23EP09为3.3V至2.5V ，并SL23EPL09的
1.8V电源运作。
表1.输入/输出频率范围
如果输入时钟是直流电压（ GND至VDD）或浮动，这是
由一个输入频率检测电路和所有检测到的
9个时钟输出被强制为Hi -Z 。该PLL是
关机，以节省电力。在这种关机状态下，
产品消耗不到12μA ，最大电源电流。
在PLL旁路模式（S2 = 1， S1 = 0）时，检测
电路被禁止，输入频率范围为10
100MHz的标准（ -1 ）的车程， 10 140MHz的高
（ -1H ）驱动器。
SpreadThru
特征
如果一个扩频时钟（SSC）被用作一个
输入时钟时， SL2309被设计成通过
从调制扩频时钟（ SSC ）信号，其
参考输入到输出时钟。相同的扩展
在输入特性是通过锁相环传递
在价差百分比没有任何退化的驱动程序
（％） ，传播信息和调制频率
1.1版， 2007年5月29日
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