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AD7262
PIN号
23
助记符
PD0/D
IN
描述
逻辑输入/输入数据。放置在AD7262 / AD7262-5的结合选定的关断模式
与PD2和PD1引脚（见表7） 。如果所有的增益选择引脚， G0到G3 ，绑低，此引脚用作
作为数据输入管脚，和所有的编程是通过控制寄存器（见表8） 。要写入的数据
在AD7262 / AD7262-5控制寄存器被设置在此输入锁存到寄存器
在SCLK的下降沿。
片选。低电平有效逻辑输入。该输入启动对AD7262 / AD7262-5的转换。
比较器输入。这些引脚的反相和同相模拟输入比较器A
和比较B.这两个比较器具有非常低的功耗。
比较器输入。这些引脚的反相和同相模拟输入，比较
和比较D.这双比较器提供了非常快的传播延迟。
模拟地。接地参考点，在AD7262 / AD7262-5所有模拟电路。所有
模拟输入信号和外部基准信号，应参考此AGND电压。
所有AGND引脚应该连接到系统的AGND平面。在AGND ， DGND ，C
A
_C
B
_GND和
C
C
_C
D
_GND电压理想地应在相同的电势，而且必须不大于0.3伏分开，
甚至在瞬态。
A
_C
B
_GND和C
C
_C
D
_GND可连接至AGND 。
数字地。这是在AD7262 / AD7262-5的所有数字电路的接地基准点。
的DGND引脚应连接到一个系统的DGND平面。该DGND和AGND电压
理想情况下应在相同的电势，而且必须不大于0.3伏隔开，甚至在瞬态
的基础。
比较器输出。这些引脚提供的CMOS （推挽）输出从每个相应
比较器。这些数字输出引脚由V确定的逻辑电平
DRIVE
供应量。
串行数据输出。来自AD7262 / AD7262-5输出的数据被提供给每个引脚作为串行
二进制补码格式数据流。该位同步输出在SCLK的下降沿
输入。总共有31个SCLK需要执行转换和访问12位数据。中
在转换过程中，数据输出引脚处于三态，并且当所述转换是
完成后， 19
th
SCLK时钟边沿出了MSB 。数据同时出现在两个引脚
来自ADC的同步转换。数据首先被提供的MSB 。如果CS保持低电平
在任额外的12个SCLK周期
OUT
A或D
OUT
乙以下最初31个SCLK ，从数据
其他ADC遵循的D
OUT
引脚。这使得数据从两个同步转换
ADC以串行格式聚集在任
OUT
A或D
OUT
B只使用一个串行端口。
逻辑输入。这些引脚用于编程的前端放大器的增益设置。如果所有的四个
引脚接低电平时， PD0引脚用作数据输入引脚，D
IN
和所有的编程是通过做
控制寄存器（见表6） 。
逻辑电源输入， 2.7 V至5.25 V ，在这个引脚的电源电压决定什么
电压接口工作，包括比较器输出。该引脚应去耦至
DGND 。
比较接地。这是为在AD7262所有比较器电路的接地基准点/
AD7262-5 。了C
A
_C
B
_GND销而C
C
_C
D
_GND引脚应连接到的GND层
系统可连接到AGND 。该DGND ， AGND ，C
A
_C
B
_GND和C
C
_C
D
_GND电压应
理想的是在相同的电位，而且必须不大于0.3伏隔开，即使在瞬态。
内部/外部参考选择。逻辑输入。如果该引脚连接到逻辑高电压时，导通
片上2.5 V基准电压源作为参考源为ADC A和ADC B.如果REFSEL引脚
连接到GND ，外部参考可以通过V被提供给AD7262 / AD7262-5
REF
A
和/或V的
REF
B引脚。
35
48, 47, 46, 45
13, 14, 15, 16
5, 6, 8, 19, 42
CS
C
A
+, C
A
,
C
B
+, C
B
C
C
+, C
C
,
C
D
+, C
D
AGND
28
DGND
30, 29, 26, 25
32, 31
C
OUT
A，C
OUT
B,
C
OUT
C, C
OUT
D
D
OUT
A，D
OUT
B
40, 39, 38, 37
G0, G1, G2, G3
27
V
DRIVE
44, 17
C
A
_C
B
= GND ，
C
C
_C
D
= GND
24
REFSEL
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