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ST16C550
发送和接收保持寄存器
串行发送器部分由一个8位的
发送保持寄存器（ THR）和发送移位
寄存器（ TSR ） 。在THR的状态中提供
线路状态寄存器（ LSR ） 。写入THR
传输数据总线（ D7-D0 ）与内容
THR ，提供了THR或TSR为空。该
在LSR寄存器THR空标志将被设置为逻辑
1 ，当发送器是空的，或当数据是
传送到TSR 。注意，写入操作可以
当发送保持寄存器进行
空标志被置位（逻辑0 =至少一个字节中的FIFO /
THR ，逻辑1 = FIFO / THR为空） 。
串口接收部分还包含一个8位
接收保存寄存器， RHR 。接收数据
从ST16C550取出接收FIFO
读RHR寄存器。接收部分亲
国际志愿组织的机制，以防止错误的开始。对
下跌开始还是假的起始位优势，内部
接收计数器开始计数时钟的16倍时钟
率。经过7 1/2时钟的起始位时间应为
移动到起始位的中心。在这段时间内开始
位进行采样，如果它仍是一个逻辑0被验证。
评估起始位以这种方式阻止
接收器从组装虚假的性格。接收器
状态代码将被张贴在LSR 。
中断使能寄存器（ IER ）
中断使能寄存器（ IER ）口罩间
从接收器准备就绪，发射空，线路中断产生
状态和调制解调器状态寄存器。这些中断
通常会被视为对ST16C550 INT输出
引脚。
IER VS接收FIFO中断模式运行
当接收FIFO （ FCR BIT - 0 =逻辑1）
接收中断（ IER BIT - 0 =逻辑1 ）使能，
接收中断和寄存器状态将反映
以下：
A）接收可中断发出数据
当FIFO到达外部CPU
编程的触发点。它将会被清除时，
FIFO低于设定的触发电平。
修订版5.01
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B）的FIFO的状态也将被反映在用户
访问ISR寄存器时， FIFO触发电平
抵达。无论是ISR寄存器状态位和
中断将被清零时， FIFO低于
触发电平。
C）数据就绪位（ LSR BIT - 0） ，一旦设置为
字符从移位寄存器传送到
接收FIFO 。这是复位时， FIFO为空。
IER VS接收/发送FIFO查询模式OP-
关合作
当FCR BIT - 0等于逻辑1 ;复位IER位
0-3使ST16C550中的FIFO查询模式
操作。由于接收器和发送器具有
中单独的位LSR的任一个或两者可被用
通过选择相应的发射轮询模式或
接收控制位（S ） 。
A）中的LSR BIT -0为逻辑1 ，只要有一
字节的接收FIFO 。
B） LSR BIT 1-4将指示溢出错误
发生了。
C） LSR BIT - 5将表明，当发送FIFO
空。
D）的LSR- BIT - 6将指示当两个发射
FIFO和发送移位寄存器是空的。
E） LSR BIT - 7将显示所有FIFO中的数据错误。
IER位0 ：
逻辑0 =禁用接收就绪中断。 （正常
默认情况下）
逻辑1 =使能接收就绪中断。
IER BIT - 1 ：
逻辑0 =禁用发送器空中断。
（正常默认条件）
逻辑1 =使能发送器空中断。
IER BIT - 2 ：
逻辑0 =禁用接收器线路状态中断。
（正常默认条件）
逻辑1 =使能接收线路状态中断。
