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IDT7018L
高速64K ×9双端口静态RAM
工业和商业温度范围
定时写周期第1号波形， R / W控制时序
(1,5,8)
t
WC
地址
t
HZ
OE
t
AW
CE
or
SEM
(9,10)
(7)
t
AS
(6)
读/写
t
WZ
数据
OUT
(4)
(7)
t
WP
(2)
t
WR
(3)
t
OW
(4)
t
DW
数据
IN
t
DH
4841 DRW 07
定时写周期2号的波形，
CE
时序控制
(1,5)
t
WC
地址
t
AW
CE
or
SEM
(9,10)
t
AS
读/写
t
DW
数据
IN
4841 DRW 08
(6)
t
EW
(2)
t
WR
(3)
t
DH
注意事项：
1. R / W或
CE
= V
IH
在所有的地址转换。
2.在重叠（ T A写操作
EW
或T
WP
）的
CE
= V
IL
和一个R / W = V
IL
对于存储器阵列写入周期。
3. t
WR
是从较早的测量
CE
或读/写（或
SEM
或R / W）变为高电平，以写周期的结束。
4.在这期间，在I / O引脚在输出状态和输入信号必须不被应用。
5.如果
CE
or
SEM
= V
IL
同时发生或在R / W = V后过渡
IL
转换时，输出保持在高阻抗状态。
6.定时取决于哪个能信号被断言最后
CE
或读/写。
7.此参数由设备特性保证，但未经生产测试。过渡测量0mV从稳态与输出负载测试（图
2).
8.如果
OE
= V
IL
在读/写控制的写入周期中，写入脉冲宽度必须吨的大
WP
或（T
WZ
+ t
DW
），以允许在I / O驱动器关闭和数据是
放到总线上用于所需吨
DW
。如果
OE
= V
IH
在一个R / W控制的写周期，这要求不适和写脉冲可短的
特定网络编辑吨
WP
.
9.要访问的RAM ，
CE
= V
IL
和
SEM
= V
IH
。要访问信号量，
CE
= V
IH
和
SEM
= V
IL
. t
EW
必须满足任一条件。
10.请参阅芯片使能真值表。
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