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飞思卡尔半导体公司
56F8345信号引脚
表2-2 56F8345信号与包装信息的128引脚LQFP
信号
名字
RXD1
(GPIOD7)
PIN号
TYPE
状态
中
RESET
输入
输入
信号说明
41
输入
输入/
产量
接收数据
- SCI1接收数据输入
端口D GPIO
- 这GPIO引脚都可以单独
编程设置为输入或输出引脚。
复位后，默认状态是SCI输入。
要关闭内部上拉电阻，清楚7位在
GPIOD_PUR寄存器。
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TCK
115
施密特
输入
输入，
拉低
国内
输入，
拉高
国内
测试时钟输入
- 此输入引脚提供了一个门控时钟
同步测试逻辑和移位串行数据到
JTAG / EOnCE端口。该引脚在内部连接到
下拉电阻。
测试模式选择输入
- 该输入引脚用于
测序JTAG TAP控制器的状态机。这是
采样于TCK的上升沿，并具有一个片上
上拉电阻。
要关闭内部上拉电阻，设定JTAG
在SIM_PUDR寄存器位。
TMS
116
施密特
输入
TDI
117
施密特
输入
输入，
拉高
国内
测试数据输入
- 此输入引脚提供一个串行输入
数据流，以将JTAG / EOnCE端口。它被采样的
上升TCK的边缘，有一个上拉电阻。
要关闭内部上拉电阻，设定JTAG
在SIM_PUDR寄存器位。
TDO
118
产量
三态
测试数据输出
- 这三态输出引脚提供
从JTAG / EOnCE端口的串行输出数据流。它
被驱动的移-IR和移位-DR的控制状态，并
在TCK的下降沿改变。
测试复位
- 作为输入，在此引脚上的低电平信号
提供一个复位信号， JTAG TAP控制器。对
确保完成硬件复位， TRST应
声称只要复位有效。唯一
在调试环境发生异常时，
硬件设备需要复位和JTAG / EOnCE
模块不能复位。在这种情况下，断言复位，但
不要断言TRST 。
要关闭内部上拉电阻，设定JTAG
在SIM_PUDR寄存器位。
TRST
114
施密特
输入
输入，
拉高
国内
56F8345技术数据
初步
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