LTC2430/LTC2431
应用S我FOR ATIO
低功耗睡眠状态。的部分保持在睡眠状态
时间的最低金额（1/2内部SCK期）
然后立即开始输出数据。该数据输出
周期开始在SCK的第一个科幻上升沿之后结束
24日上升沿。数据被移出SDO引脚
SCK的每个下降沿。内部生成的序列
时钟输出到SCK引脚。也可以使用此信号
到转换结果转移到外部电路。 EOC
可以在SCK的第一个上升沿和最后被锁定
转换结果位可以在24个被锁定
上升SCK边缘。经过24日的上升沿， SDO变
HIGH （ EOC = 1 ），表示一个新的转换正在进行中。
SCK保持在转换过程中HIGH 。
保持转换器的精度
的LTC2430 / LTC2431旨在降低多达
到设备可能的转换结果的灵敏度
去耦， PCB布局，抗锯齿电路，行频
昆西扰动等。然而，为了
维护这部分的极高的精度性能，
一些简单的预防措施是可取的。
数字信号电平
的LTC2430 / LTC2431的数字接口是易于使用的。
数字量输入（F
O
， CS和SCK的外部SCK模式
操作）接受标准TTL / CMOS逻辑电平，
内部迟滞接收机可以容忍的边缘速率
作为慢100μs的。然而，一些注意事项需要
采取特殊的精度和较低的优势
该转换器的供电电流。
数字输出信号（ SDO和SCK在内部SCK
操作）的方式是以下的关注，因为它们是
在转换的状态不是一般的活跃。
而数字输入信号的范围是从0.5V到
(V
CC
- 0.5V ）时， CMOS输入接收机绘制附加
电流从电源。但是应当指出的是，
当数字输入信号（F任一项
O
， CS和SCK
在操作的外部SCK模式）在该范围内，
该LTC2430 / LTC2431的电源电流可在 -
折皱，即使有问题的信号是在一个有效的逻辑电平。
用于微操作，建议以驱动所有
数字输入信号，以充分CMOS电平[Ⅴ
IL
< 0.4V和
V
OH
> （V
CC
– 0.4V)].
U
在转换期间，下冲和/或
连接到LTC2430快速数字信号的过冲/
LTC2431销可能会严重干扰模拟到数字
转换过程。下冲和过冲的OC
CUR由于在转换器的阻抗失配
脚，当外部控制信号的过渡时间
小于从驱动器到传播延迟的两倍
LTC2430 / LTC2431 。作为参考，在常规FR-4板，
信号传播速度约为183ps /英寸
内部走线和170ps /英寸的表面痕迹。
因此，驱动器产生具有最小的控制信号
为1ns的过渡时间必须被连接到所述转换器
引脚通过跟踪超过2.5英寸的较短。这个问题
变得特别困难的共享时，控制线
的使用和可能发生多次反射。该解决方案
是仔细终止所有输电线路接近
其特征阻抗。
并联终端附近的LTC2430 / LTC2431引脚将
解决这个问题，但会增加驱动器电源
耗散。 27Ω和56Ω之间的串联电阻
放置在靠近驾驶员或附近的LTC2431销也将
消除无需额外的电源耗散这个问题
化。实际电阻值取决于迹
阻抗和连接拓扑。
一种替代的解决方案是降低的边沿速率
控制信号。但是应当注意的是，使用非常慢
边缘会增加转换器的电源电流
在过渡时间。差分输入和为参考
ENCE架构大幅降低转换器的
敏感性接地电流。
要特别注意给予的连接
F
O
当信号的转换器（ LTC2430或LTC2431 ）是
与外部转换时钟使用。这个时钟是活动的
在转换时间和正常模抑制
通过内部数字滤波器提供不是很高，在此
频率。此频率处的正常模式信号
转换器的参考端，可能会导致成直流增益和
INL误差。此频率处的正常模式信号
转换器的输入端可能会导致成一个直流偏移误差。
由于非对称电容，可能会出现这种振荡
在F之间的耦合略去
O
信号迹线和所述转换器
输入和/或参考的连接迹线。立即
解决办法是保持最大可能的分离
24301f
W
U U
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