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为
为
CY7C63411/12/13
CY7C63511/12/13
CY7C63612/13
提供在GPIO端口被配置为CMOS输出和输出数据位为“高”的源电流被写为“1” 。
Q2和Q3的尺寸来吸收和源，分别的电流大致相同的量，以支持传统的CMOS输出
对称的驱动器。
P0[7]
P1[7]
P0[6]
P1[6]
P0[5]
P1[5]
P0[4]
P1[4]
P0[3]
P1[3]
P0[2]
P1[2]
P0[1]
P1[1]
P0[0]
P1[0]
图9-2 。端口1的数据0x01h （读/写）
P2[7]
P2[6]
P2[5]
P2[4]
P2[3]
P2[2]
P2[1]
P2[0]
图9-3 。端口2的数据0x02h （读/写）
P3[7]
P3[6]
P3[5]
P3[4]
P3[3]
P3[2]
P3[1]
P3[0]
图9-4 。端口3数据0x03h （读/写）
低电流输出
0.2毫安至1.0 mA典型
DAC[7]
DAC[6]
DAC[5]
DAC[4]
DAC[3]
DAC[2]
图9-5 。 DAC端口数据0x30h （读/写）
端口3有八个GPIO引脚。端口3 （ 8位）可配置为输入，带内部上拉电阻，开漏输出或传统
CMOS输出。一个开漏输出也是一个高阻抗输入。端口3提供大电流驱动器的典型电流吸收器
的12毫安能力。内部上拉电阻通常为7千欧。
注意：
应特别注意任何未使用的GPIO数据位行使。未使用的GPIO数据位，无论是芯片还是在销
是不是粘在一个特定的包口位，不能悬空，当设备进入挂起状态。如果一个GPIO
数据位被悬空，引起浮动位的泄漏电流可能违反由指定的暂停电流限制
USB规范。如果“1”被写入到未使用的数据位和所述端口被配置为与开漏输出的，未使用的数据位
将处于不确定状态。因此，如果一个未使用的端口位被设定在漏极开路模式下，它必须被写入一个“0”。
注意， CY7C63612 / 13总是需要该数据位P1 [7：4 ] ，P2 [7：0 ]，P3 [3：0 ]和DAC [7：0 ]被写入一个“0”。
在复位期间，所有的GPIO引脚设置为输出“1” （输入）与内部上拉使能。在这种状态下，一个“1”，将始终
读取该GPIO引脚除非将一个外部电流吸收器驱动输出到一个“0”状态。写“ 0 ”到GPIO引脚使
输出电流吸收器接地（ LOW ）和禁止内部上拉该引脚。
高电流输出
3.2毫安至16 mA典型
DAC[1]
DAC[0]
9.1
GPIO中断使能端口
在复位时， GPIO中断是通过清除所有的GPIO残疾人中断使能端口。写“1”到GPIO中断
使能位允许从相应的输入引脚GPIO中断。
P0[7]
P0[6]
P0[5]
P0[4]
P0[3]
P0[2]
P0[1]
P0[0]
图9-6 。端口0中断使能0x04h （只写）
P1[7]
P1[6]
P1[5]
P1[4]
P1[3]
P1[2]
P1[1]
P1[0]
图9-7 。端口1中断使能0x05h （只写）
P2[7]
P2[6]
P2[5]
P2[4]
P2[3]
P2[2]
P2[1]
P2[0]
图9-8 。端口2中断使能0x06h （只写）
P3[7]
P3[6]
P3[5]
P3[4]
P3[3]
P3[2]
P3[1]
P3[0]
图9-9 。端口3中断使能0x07h （只写）
文件编号： 38-08027牧师**
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