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为
为
CY7C63411/12/13
CY7C63511/12/13
CY7C63612/13
9.2
GPIO端口配置
每一个GPIO端口可以编程为具有内部上拉电阻，开漏输出，以及传统的CMOS输出输入。在AD-
情况下，两个中断极性对于每个端口可被编程。具有正极性的中断，对输入的上升沿（“0”到“ 1”）的
引脚产生中断。负极性，一个下降沿（“1”到“0”）上的一个输入引脚产生中断。如表中所示
下面，当GPIO端口配置CMOS输出，从该端口中断被禁止。该GPIO端口配置
寄存器为每个端口提供两个位要设置这些功能。可能的端口配置为：
端口配置位
11
10
10
01
00
引脚中断位
X
0
1
X
X
驱动模式
电阻
CMOS输出
漏极开路
漏极开路
漏极开路
中断极性
-
残
残
-
+ （默认）
在“电阻式”模式， 7 - kΩ上拉电阻有条件地允许对GPIO端口的所有引脚。电阻器被使能为任何销
已经写成一个“1”的电阻禁用已写成了“ 0 ”的I / O引脚的引脚将被驱动为高电平
通过一个7千欧的上拉电阻，当一个“1”已写入到所述销。或输出引脚将被驱动为低电平，与上拉显示
禁止时，当为“0”已写入到所述销。已被写为“1”的I / O引脚可被用来作为一个输入管脚与英特
磨碎的7 - kΩ上拉电阻。电阻模式选择上具有GPIO引脚都负（下降沿）中断极性
允许中断。
在“CMOS”模式下， GPIO端口的所有引脚都正在积极推动输出。电流源和吸收汇的能力大致
相同（对称输出的驱动器） 。一种CMOS端口是不是中断的可能来源。
配置在CMOS模式的端口已经中断产生禁用，但中断屏蔽位用来控制端口方向。如果
端口关联的中断屏蔽位被清除，这些端口位是严格的输出。如果中断屏蔽位被设置，那么这些
位将漏极开路输入。为开漏输入，如果他们的数据输出值是' 1'，这些端口引脚将CMOS输入（高
Z输出） 。
在“开漏”模式的内部上拉电阻和CMOS驱动器（ HIGH ）都被禁用。已写入的I / O引脚
作为一个“1”可以被用作一个高阻抗输入或一个三态输出。已被写为“0”的I / O引脚将驱动
输出低电平。中断极性为一个开漏GPIO端口可以被选择为阳性（上升沿），或负
（下降沿） 。
在复位期间，所有的GPIO配置寄存器的位写“0”。这将选择默认配置：打开
漏极开路输出，中断正极性的所有GPIO端口。
7
端口3
配置位1
6
端口3
配置位0
5
端口2
配置位1
4
端口2
配置位0
3
端口1
配置位1
2
端口1
配置位0
1
端口0
配置位1
0
端口0
配置位0
文件编号： 38-08027牧师**
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