使用ULTRA37000 FOR

所有新设计

CY7C371i

UltraLogic 32宏单元CPLD的Flash

特点

32宏单元中的两个逻辑块

32个I / O引脚

五个专用的输入接口，包括两个时钟引脚

在系统内可编程（ ISR ） Flash技术

—

JTAG接口

所有的I / O和专用输入总线保持功能

没有任何隐藏延误

高速

—

f

最大

= 143兆赫

—

t

PD

= 8.5 N3S

—

t

S

= 5纳秒

—

t

CO

= 6纳秒

完全符合PCI标准

3.3V或5.0V的I / O操作

可提供44引脚PLCC和TQFP封装

引脚兼容的CY7C372i

设计带来的易用性和高性能

22V10 ，以及PCI本地总线规范的支持，

高密度的CPLD。

像所有的UltraLogic F

LASH

370i器件， CY7C371i

电可擦除和系统内可编程（ ISR ） ，

这简化了设计和制造流动，从而

降低了成本。赛普拉斯ISR功能的实现

通过JTAG串行接口。数据移入和移出

通过SDI和SDO引脚。在ISR接口已启用

使用的编程电压引脚（ISR

EN

） 。另外，

因为在F的优良可路由的

LASH

370i的设备，

ISR通常允许用户更改现有的逻辑设计，而

同时固定的引脚分配。

32宏单元的CY7C371i是两者分开

逻辑块。每个逻辑块包含16个宏单元，一

72× 86乘积项阵列，以及一个智能乘积项

分配器。

逻辑块的F

LASH

370i架构连接

有一个非常快速和可预测的路由资源的

可编程互连矩阵（PIM） 。在PIM带来

灵活性，可路由性，速度和均匀的延迟的互

连接。

在F的所有成员一样

LASH

370i系列， CY7C371i有丰富

在I / O资源。设备中的每个宏单元提供一个

相关的I / O引脚，导致32个I / O引脚上的CY7C371i 。

此外，有三个专用的输入和两个

输入/时钟引脚。

时钟

输入

功能说明

该CY7C371i是一个在系统内可编程的情结

可编程逻辑器件（CPLD ），并且部分

F

LASH

370i 系列高密度，高速的CPLD。喜欢

在F所有成员

LASH

370i系列， CY7C371i是

逻辑框图

输入

3

输入

宏单元

2

16个I / O的

I / O

0

-I / O

15

逻辑

块

A

2

输入/ CLOCK

宏单元

2

逻辑

块

B

16个I / O的

I / O

16

-I / O

31

36

16

PIM

36

16

16

16

选购指南

7C371i -143 7C371i -110 7C371i -83 7C371iL -83 7C371i -66 7C371iL -66

最大传播延迟

[1]

, t

PD

最小的建立，T

S

最大时钟到

产量

[1]

,

t

CO

典型电源电流，我

CC

商业/工业。

8.5

5

6

75

10

6

6.5

75

12

8

8

75

12

8

8

45

15

10

10

75

15

10

10

45

单位

ns

ns

ns

mA

注意：

1. 3.3V的I / O模式时序加法器，T

3.3IO

，必须被添加到本说明书中当V

CCIO

= 3.3V.

赛普拉斯半导体公司

文件编号： 38-03032修订版**

3901北一街

圣荷西

,

CA 95134

408-943-2600

修订后的2004年4月19日