1 0引言
该DP8420A 21A 22A的CMOS动态RAM控制 -
结合了许多先进的功能，包括制器
地址锁存器刷新计数器刷新时钟行列
并刷新地址复用延迟线刷新访问
仲裁逻辑以及高电容驱动程序的编程
梅布尔系统界面允许任何制造商的微
处理器或总线通过直接连接
DP8420A 21A 22A到DRAM阵列高达64 MB的
SIZE
电时，用户必须首先复位和程序后，
DP8420A 21A 22A之前访问DRAM芯片
通过地址总线编程
RESET
由于功率的差异提供了内部复位
电路可能并不总是正确重置，因此外部
（硬件）复位编程之前必须进行
芯片
程序设计
复位芯片后，用户可以编程控制器
通过以下两种方法中的一种模式只加载程序 -
明或片选访问编程
初始化期间
一旦DP8420A 21A 22A已被编程为
第一次一个60毫秒的初始化期间被输入在该
时间刚果（金）执行刷新的DRAM阵列等等
进一步预热周期是不必要的初始化
仅过了第一个节目后段进入
RESET
访问模式
复位和编程芯片后
该
DP8420A 21A 22A是准备有访问DRAM
在访问这些控制器模式0的两种模式
这表明RAS同步和模式1用来指明
凯茨RAS异步
刷新模式
该DP8420A 21A 22A扩大了刷新功能
相比以往的DRAM控制器有三种
清爽可用的内部自动茶点模式
荷兰国际集团外部控制的突发刷新和重新刷新
追求应答刷新所有这些模式都可以
可以一起使用或单独使用，以实现所需的再
sults
刷新类型
这些控制器具有三种可提神
传统的交错和错误洗刷任何刷新
控制方式可以与任何类型的刷新的使用
等待支持
该DP8420A 21A 22A有等待的支持可作为
DTACK或等待两者都是可编程的数据DTACK
传输确认是处理器的等待有用
信号是高电平有效，等待是这些处理器非常有用
其等待信号是低电平有效的，用户可以选择任一
在编程，这些信号在芯片上使用了任意
器插入等待状态，以保证与仲裁
访问刷新和预充电两种信号都不知疲倦
所选择的访问模式的悬垂和两个信号可以
动态通过倒底信号进一步延迟
在DP8420A 21A 22A
顺序访问（静态列页面模式）
该DP8420A 21A 22A已经习惯了地址锁存器
锁存器的存储单元行和列地址的输入，一旦
地址锁存列增量（ COLINC ）功能
可用于递增列地址的地址
锁存器还可以通过编程将告吹COLINC
可用于静态列的顺序访问
DRAM的另外COLINC与援助计划的投入可以一起
可用于顺序访问页面模式的DRAM
RAS和CAS配置（字节写入）
在RAS和CAS驱动程序可以被配置为驱动一个
两个或四个组存储器阵列高达32位宽度的
ECAS信号可以被用来选择四个一个CAS
对于字节写驱动程序，无需额外的逻辑
内存交错
当一个以上的配置DP820A 21A 22A
银行内存交错可通过搭售低
地址位的银行中选择线B0和B1 SE-
quential背靠背的访问不会被推迟，因为
这些控制器具有独立的每个预充电柜
银行
地址流水线
该DP8420A 21A 22A能够执行地址
管线在地址流水线的DRC将保证
列地址保持时间和切换内部MULTIPLE-
异或放置在地址总线上的行地址。在此
时间到另一家银行的另一个内存访问能够initiat-
ed
双访问
最后， DP8422A的所有功能以前men-
tioned和不像DP8420A 21A的DP8422A有
第二端口，以允许第二CPU访问相同
存储器阵列中的DP8422A有四个信号，以支持
双访问这些信号AREQB ATACKB LOCK
和GRANTB所有仲裁的两个端口，并刷新
通过等待的插入由控制器完成的芯片上
状态由于DP8422A只有一个输入地址总线
地址线必须在外部多路复用信号
GRANTB可用于该目的
术语
下面，说明在本数据所使用的术语
表术语否定，并声称使用断言
指的是一个'真'的信号。因此' ECAS0断言' '的意思
该ECAS0输入处于逻辑0的术语'' COLINC assert-
编''是指COLINC输入为逻辑1术语negat-
ED是指一个'假'的信号。因此' ECAS0否定''
指ECAS0输入为逻辑1的术语' COLINC
否定' '是指在输入COLINC处于逻辑0的表
如下图所示澄清这个术语
信号
高电平有效
高电平有效
低电平有效
低电平有效
行动
断言
否定
断言
否定
逻辑电平
高
低
低
高
3
