CS53L32A
MCLK （兆赫）
样品
率
（千赫）
32
44.1
48
64
88.2
96
人力资源管理
128x
192x
256x*
384x*
256x
384x
BRM
512x
768x*
1024x*
4.0960
5.6448
6.1440
8.1920
11.2896
12.2880
6.1440
8.4672
9.2160
12.2880
16.9344
18.4320
8.1920
11.2896
12.2880
16.3840
22.5792
24.5760
12.2880
16.9344
18.4320
24.5760
33.8688
36.8640
8.1920
11.2896
12.2880
-
-
-
12.2880
16.9344
18.4320
-
-
-
16.3840
22.5792
24.5760
-
-
-
24.5760
32.7680
36.8640
-
-
-
32.7680
45.1584
49.1520
-
-
-
* MCLKDIV = 1控制端口模式或DIV =喜当单机模式
表16.常见的时钟频率
地址位
MCLK鸿沟启用
串行控制数据I / O
8
8
9
AD0 / CS （控制端口模式）
（输入） - 在两线模式下， AD0是芯片
地址位。 CS用于使在SPI模式控制端口接口。
DIV （单机模式）
（输入） - 当高电平时，芯片将进入高速率
模式。当该引脚为低电平时，芯片将进入基本费率模式。
SDA / CDIN （控制端口模式）
（输入/输出） - 在两线模式下， SDA是
数据I / O线。 CDIN为在SPI控制端口接口输入的数据线
模式。
DIF （单机模式）
（输入） - 之间的关系需要
左/右时钟，串行时钟和串行数据通过数字接口中定义
格式。
DIF
0
1
描述
2
S,
数字接口格式
9
高达24位的数据
I
左对齐，高达24位的数据
表17.数字接口格式 - DIF （单机模式）
串行控制
接口时钟
通道选择
10
10
SCL / CCLK （控制端口模式）
（输入）
-
时钟的串行控制数据转换成
或者从SDA / CDIN / DIF 。
CHSEL （单机模式）
（输入） - 模拟数据路径被确定
通过通道选择位。这些选项详见表18 。
CHSEL
0
1
描述
通道1直接到A / D
通道2 ，增益为32分贝
表18.通道选择选项
抗锯齿电容器
11, 12
AFLTR ， AFLTL
（输出） - 反走样电容器用于左，右声道
内尔斯。一个外部电容从AFLTR和AFLTL需要接地，如
在图5中AFLTR和AFLTL示并不旨在提供外部
电流，电流从这些引脚制定将改变装置perfor-
曼斯。
FILT +
（输出） - 对内部采样电路的正参考。外部
电容从FILT需要+到地，如示于图6的消遣
ommended值通常会提供PSRR为60 dB ，在1 kHz和40分贝
PSRR为60赫兹。 FILT +不旨在提供外部电流。 FILT +有
250 kΩ和任何现有的典型的源阻抗，从这个引脚拉
会改变器件的性能。
AIN_R1 ， AIN_L1 ， AIN_R2 ， AIN_L2
（输入） - 通道1 /通道2模拟
输入。
正电压
参考
13
模拟输入
14 ，15，17 ，和18
28
DS513F1
