CS53L32A
4.5
主时钟分频
接口控制寄存器（地址02H ）
7
版权所有
6
MCLKDIV
5
RATIO1
4
RATIO0
3
主
2
DIF2
1
DIF1
0
DIF0
访问：
中R两线模式和/ W仅在SPI写。
默认情况下：
0 - 禁用
功能：
MCLK分两个之前所有其它芯片的电路。
MCLKDIV
0
1
模式
残
启用
表4.主时钟分频选择
4.6
主时钟比率
接口控制寄存器（地址02H ）
7
版权所有
6
MCLKDIV
5
RATIO1
4
RATIO0
3
主
2
DIF2
1
DIF1
0
DIF0
访问：
中R两线模式和/ W仅在SPI写。
默认情况下：
0 - 128x
功能：
设置的MCLK的比例LRCK 。
RATIO1,0
0
1
2
3
MCLK / LRCK RATIO （ MCLKDIV = 0 ）
128x
192x
256x
384x
MCLK / LRCK RATIO （ MCLKDIV = 1 ）
256x
384x
512x
768x
表5. MCLK / LRCK比率
20
DS513F1
