CS5396 CS5397
三电平的delta-sigma调制器的校准
应始终启动通电后和
允许有足够的时间对电压后
外部VREF电容来解决。这是必需的
以减少噪声和失真。此外，还建议
该CS5396 / 97的设备后，进行校准
达到热平衡，大约10
秒，以最大限度地提高性能。
控制端口模式
访问控制端口模式
与单机和反对的模式选择
控制端口模式是由的状态决定
下面在 - SDATA1销250 MCLK周期
ternal上电复位。一个47 kΩ的上拉电阻上
SDATA1将选择控制端口模式。然而
曾经，控制端口将不响应CCLK和
CDIN直到上SDATA1引脚上拉为重
租用。
多设备同步 -
单机模式
在系统中多个ADC需要，护理
必须采取实现同步采样。它
建议在CAL的上升沿
信号MCLK的下降沿来烯定时
确保所有的设备将启动校准和
在相同的上升沿同步序列
的MCLK 。由于没有在CAL的再定时
信号可能会导致一个的取样差
MCLK周期。
内部上电复位
所需的定时，以确定控制端口
模式和我
2
的S / SPI模式是基于一个内部
上电复位。内部上电复位重
张塌塌米的电源超过一个阈值电压
年龄。然而，有一个无外部指示
当内部复位被激活。如果精确的时序
荷兰国际集团的控制端口和I
2
S / SPI的决定是重
quired ， MCLK不应被应用，直到
电力供应已趋于稳定。
LRCK
左
右
SCLK
SDATA
23 22
9
8
7
6
5
4
3
2
1
0
23 22
9
8
7
6
5
4
3
2
1
0
23 22
主
24位左对齐数据
数据有效在64倍SCLK上升沿
MCLK等于256X Fs的
SLAVE
24位左对齐数据
有效的数据在SCLK的上升沿
MCLK等于256X Fs的
图2：串行数据格式0 ，单机模式下， DFS低。左对齐。
LRCK
左
右
SCLK
SDATA
23 22
9
8
7
6
5
4
3
2
1
0
23 22
9
8
7
6
5
4
3
2
1
0
23 22
主
I
2
第24位数据
数据有效在64倍SCLK上升沿
MCLK等于256X Fs的
SLAVE
I
2
第24位数据
有效的数据在SCLK的上升沿
MCLK等于256X Fs的
图3.串行数据格式1 ，单机模式下， DFS高。我
2
S兼容
14
DS229PP2
