CS5334 CS5335
数字输入
MCLK - 主时钟， 7脚。
时钟源的delta-sigma调制器的采样和数字滤波器。
在主控模式下，该时钟的频率必须是256 ×输出采样率，FS 。
在从模式下，该时钟的频率必须是256 × ，
384×
或512 × Fs的。
DIF0 ， DIF1 - 数字接口格式，引脚19和20 。
这两个引脚选择3个数字接口格式或掉电之一。格式确定
SCLK， LRCK和SDATA之间的关系。格式详述于图3-5中。
RST - 复位，引脚18 。
该引脚上的逻辑低电平触发复位。
HP DEFEAT - 高通滤波器失败，引脚1 。
该引脚上的逻辑高电平禁止数字高通滤波器。该引脚上的逻辑低电平
使高通滤波器。
PU - 山顶更新，引脚11 。
传输有效寄存器的峰值信号电平的内容，以在输出寄存器
高到这个引脚低电平的转换。这种转变也将重置当前的寄存器。
数字输入/输出
LRCK - 左/右时钟，引脚12 。
LRCK，确定哪个信道，左或右，要被输出的SDATA 。关系
LRCK之间， SCLK和SDATA被DIF0和DIF1控制。尽管对于输出
每个通道都在不同的时间发送的，左/右对同时代表
采样的模拟输入。在主控模式下， LRCK是输出时钟的频率等于
输出的采样速率Fs 。在从模式下， LRCK是输入时钟的频率必须是
等于Fs的。
SCLK - 串行数据时钟，引脚8 。
时钟的串行数据的各个位出从SDATA引脚。之间的关系
LRCK ， SCLK和SDATA被DIF0和DIF1控制。
在主控模式下， SCLK为输出时钟的64倍频率的输出采样率，FS 。
在从模式下， SCLK为输入。
数字输出
SDATA - 串行数据输出引脚9 。
20位二进制补码MSB优先的串行数据从该引脚输出。包含在串行
数据输出为8位的输入信号电平的位。该数据通过SCLK时钟主频出来，
该信道由LRCK来确定。 LRCK ，SCLK和SDATA之间的关系是
通过DIF0和DIF1控制。
DS237PP2
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