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表19 。
SC1_CFG2 （配置字节2 SC1 ）
7
0
位编号
7
6
DCK2
位符号
0
5
DCK1
描述
此位必须始终为0 。
DCK是预分频因子的第一个层次。 CLK信号由预分频值和输出分为DCCLK
信号。 DCCLK是输入CCLK分频。
DCK [ 2 ： 0 ] = 0 ：预分频因子等于1
DCK [2：0 ] = 1 ：预分频因子等于2
DCK [ 2 ： 0 ] = 2 ：预分频因子等于4
6-4
DCK [2 ：0]的
DCK [ 2：0] = 3：预分频因子等于6
DCK [2：0 ] = 4：预分频因子等于8
DCK [2：0 ] = 5：预分频因子等于10
DCK [ 2 ： 0 ] = 6 ：预分频因子等于12
DCK [ 2 ： 0 ] = 7 ：保留
DCCLK用于垫管理和dectivation序列。
3
X
卡时钟分频因子CCLK1 。
CKS1 [2： 0] = 0： CCLK1 = CLK （在CLK的最大频率为24兆赫）
CKS1 [2：0 ] = 1 ： CCLK1 = DCCLK
CKS1 [2：0 ] = 2： CCLK1 = DCCLK / 2
2-0
CKS1 [2 ：0]的
CKS1 [ 2：0] = 3： CCLK1 = DCCLK / 4
中正1 [2： 0] = 4： CCLK1 = A2的
CKS1 [2：0 ] = 5： CCLK1 = A 2 /2的
CKS1 [2：0 ] = 6： CCLK1 = CLK / 2
CKS1 [2：0 ] = 7： CCLK1 = CLK / 4
4
DCK0
3
X
2
CKS12
1
CKS11
0
CKS10
重置价值= 0X 0001 X000
注意事项：
1.当CKS1值改变一个特殊的逻辑保证没有故障发生在CCLK1引脚和
实际配置变化可以通过半期被延迟到CCLK1的两个时期。
2. CCLK1必须CKSTOP1位从CKS1切换= （0， 1，2， 3，6， 7）之前停止
CKS1 = （ 4,5） ，或反之亦然。
40
AT83C26
7511B–SCR–10/05
