AD7482
引脚功能描述
针
数
1, 5, 13, 46
2
3, 4, 6, 11, 12,
14, 15, 47, 48
7
8
9
10
助记符
AV
DD
C
BIAS
AGND
VIN
REFOUT
REFIN
REFSEL
描述
对模拟电路的正电源
去耦引脚的内部偏置电压。 A 1 nF电容应放置该引脚之间
和AGND 。
电源接地模拟电路
模拟输入。单端模拟输入通道。
参考输出。 REFOUT连接到内部2.5 V基准电压缓冲器的输出。 470 nF的
电容必须放置在该引脚与AGND之间。
参考输入。一个470 nF的电容必须放置在该引脚与AGND之间。当使用
外部参考电压源，基准电压应适用于该引脚。
参考解耦引脚。当使用内部基准， 1 nF的电容必须连接
此引脚与AGND 。当使用外部参考源时，此引脚应连接
直接到AGND 。
待机逻辑输入。当该引脚为逻辑高电平时，器件将被置于待机模式。
详情参见节能节。
NAP逻辑输入。当该引脚为逻辑高电平时，该装置将被置于一个非常低功率模式。
详情参见节能节。
芯片选择逻辑输入。该引脚用于与
RD
访问转换结果。
数据总线是带出的三态和输出寄存器的当前内容驱动
到数据线以下二者的下降沿
CS
和
RD 。 CS
还结合使用
与WRITE执行写入失调寄存器。
CS
可以用硬连线永久较低。
阅读逻辑输入。配合使用
CS
访问转换结果。
写逻辑输入。配合使用
CS
将数据写入到所述偏移寄存器。当
期望的偏移字已被放置在数据总线，该写行应是脉冲高。这是
此脉冲锁存的字到偏移寄存器的下降沿。
忙碌的逻辑输出。该管脚指示转换过程的状态。该
忙
信号变
下降沿后低
CONVST
并保持低电平的转换的持续时间。在并行
模式1中，所述
忙
当转换结果被锁存到输出信号返回高
注册。在并行模式2中，
忙
信号返回高电平，一旦转换已
完成了，但是转换结果不会被锁存到输出寄存器，直到落下
的下边缘
CONVST
脉搏。
这些引脚应通过拉100 kΩ的电阻接地。
数据I / O位（ D11是MSB） 。这些是通过控制三态销
CS ， RD ，
和
WRITE 。这些引脚的工作电压电平由在V确定
DRIVE
输入。
对于数字电路电源正极
数字电路的接地参考
逻辑电源输入。此引脚的电源电压将确定在什么电压
该装置的接口逻辑将运行。
数据输出位为超出量程。如果不使用超出上限的特征时，该引脚被拉到
通过一个100 kΩ电阻DGND 。
转换启动逻辑输入。 A转换上的下降沿启动
CONVST
信号。
输入采样和保持放大器的推移从音迹方式来保存模式和转换过程
开始。
复位逻辑输入。该引脚上的下降沿复位内部状态机和终止
转换可能正在进行中。偏移寄存器的内容也将在此清
边缘。持此引脚为低电平保持部分处于复位状态。
操作模式逻辑输入。请参阅表三的详细信息。
操作模式逻辑输入。请参阅表三的详细信息。
逻辑输入。逻辑高电平在这个引脚使能输出削波。在这种模式下，任何输入电压
大于正的满量程或低于负满量程将被剪切为所有“1”或全“0 ”
分别。进一步详情载于偏置/超限部分。
16
17
18
STBY
觉
CS
19
20
RD
写
21
忙
22, 23
24–28, 33–39
29
30, 31
32
40
41
R1, R2
D0–D11
DV
DD
DGND
V
DRIVE
D12
CONVST
42
RESET
43
44
45
MODE2
MODE1
夹
第0版
–5–
