AD7482
并行接口
在AD7482具有两个平行的接口模式。这些
模式通过模式选择引脚，如表III详细说明。
表Ⅲ。操作模式
模式2
不要使用
并行模式1
并行模式2
不要使用
0
0
1
1
模式1
0
1
0
1
数据线D0至D12离开时，高阻抗状态
无论是
CS
和
RD
是逻辑低。因此，
CS
可能是perma-
nently捆绑逻辑低（如果需要） ，并且
RD
信号可以被用于
访问转换结果。图15示出的时序规范
称为T
安静。
这是一个应后留下的时间量
下一次转换前的任何数据总线活动启动。
写入AD7482
在AD7482具有用户可访问偏移寄存器。这使得
的传递函数的底部，以通过移位
±
200毫伏。
这个功能进行更详细的偏移/超范围解释
部分。
写入偏移寄存器，一个13位的字被写入到
AD7482含有的偏移值在2的10个LSB
补码格式。的3个MSB必须设置为“0”的偏移量
值必须在范围-327到327范围内，对应于一个
偏移为-200 mV至+200毫伏。写入的偏移值
寄存器中存储和使用，直到电力从装置中取出，
或设备复位。存储的值可以在任何更新
另一个转换之间的时间写入设备。表四
显示偏移寄存器值和有效的一些例子
偏移电压。图16显示了一个时序图，用于写入到
在AD7482 。
表Ⅳ中。偏移寄存器的例子
在并行模式1中，在输出寄存器中的数据被更新了
的上升沿
忙
在转换和结束时是可用
能够为以后阅读几乎立即。采用这种方式，
可以实现高达2.5 MSPS的吞吐率。这
如果需要转换数据模式应使用被立即
ately后，转换完成。一个例子，其中本
可以使用的是，如果AD7482是工作在低得多的
与NAP结合模式吞吐率（为
省电的原因），并且输入信号是被比较的
与DSP或其他控制器内设置的限度。如果限制
被超过时，ADC将被立即带到
进入全速全功率运行，并开始采样。
图17示出了AD7482中操作的时序图
并行模式1与两个
CS
和
RD
接低电平。
在并行模式2中，在输出寄存器中的数据不被更新
直到下一个下降沿
CONVST 。
可以使用此模式
其中一个单抽样延迟是不给系统的操作至关重要的
和大于2.5 MSPS转换速度是所希望的。
这种情况可能发生，例如，在一个系统中，其中大量
的快速傅立叶反式之前采样在高速
执行用于将输入信号的频率分析的形式。
图18示出了AD7482中操作的时序图
并行模式2既
CS
和
RD
接低电平。
数据不能从AD7482读取在进行转换时，
正在发生。出于这个原因，如果操作AD7482在
吞吐速度大于2.5 MSPS的，这将是必要的
为配合这两个
CS
和
RD
在AD7482低，使用销
缓冲器中的数据线。这种情况也可能出现在该情况下
其中一个读操作不能在以后的时间内完成
一个转换结束和平静期前开始
下一次转换。
最大压摆率，在ADC的输入应
不限于500V / s，而
忙
是低，以避免破坏
正在进行的转换。在任何复用的应用程序，其中所述
在转换过程中的信道被切换时，本应发生
尽早后
忙
下降沿。
从AD7482读取数据
CODE （DEC）
–327
–128
+64
+327
D12–D10
000
000
000
000
D9–D0
（二的
补充）
1010111001
1110000000
0001000000
0101000111
OFFSET
（毫伏）
–200
–78.12
+39.06
+200
驱动
CONVST
针
实现从AD7482指定的性能，该
CONVST
引脚必须驱动从一个低抖动的来源。自从
在下降沿
CONVST
引脚决定采样时刻，
可能存在于这条边的任何抖动会出现噪音时
该模拟输入信号中包含的高频分量。该
模拟输入频率之间的关系（六
IN
） ，定时
抖动（T
j
） ，并且所得的信噪比（SNR）由下式给出：
SNR
抖动
(
dB
)
=
10
登录
1
(2
π ×
f
IN
×
t
j
)
2
数据被从部分通过一个13位的并行数据总线与读
标准
CS
和
RD
信号。该
CS
和
RD
信号接口
应受门控的，以使转换结果到数据总线。
作为一个例子，如果因抖动所需的信噪比为100分贝一
150 MHz的最大满刻度模拟输入频率， ignor-
荷兰国际集团的所有其它噪声源，其结果是在一个允许的抖动
CONVST
下跌1.06 ps的边缘。对于一个12位的转换器（理想
SNR = 74 dB为单位） ，可允许的抖动将大于该图
上面给出的，但由于必须考虑到设计
的
CONVST
电路来实现12位的性能与
大型模拟输入频率。
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