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Delta39K ISR
CPLD系列
GCLK [3 ：0]的
4
LB 0
LB 1
LB 7
LB 6
通道
内存
t
SCS
4
LB 0
LB 1
LB 7
LB 6
通道
内存
LB 0
LB 1
4
LB 7
LB 6
通道
内存
LB 0
LB 1
4
LB 7
LB 6
通道
内存
LB 2 PIM LB 5
LB 2 PIM LB 5
LB 3
簇
内存
LB 4
簇
内存
LB 2 PIM LB 5
LB 3
簇
内存
LB 4
簇
内存
LB 2 PIM LB 5
LB 3
8 KB
SRAM
LB 4
8 KB
SRAM
t
MCS
LB 3
簇
内存
LB 4
簇
内存
GCLK [3 ：0]的
4
LB 0
LB 1
LB 7
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通道
内存
LB 0
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4
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LB 6
通道
内存
LB 0
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4
LB 7
LB 6
通道
内存
LB 0
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4
LB 7
LB 6
通道
内存
t
SCS2
LB 2 PIM LB 5
LB 2 PIM LB 5
LB 3
簇
内存
LB 4
簇
内存
LB 2 PIM LB 5
LB 3
簇
内存
LB 4
簇
内存
LB 2 PIM LB 5
LB 3
簇
内存
LB 4
簇
内存
t
PD
LB 3
簇
内存
LB 4
簇
内存
GCLK [3 ：0]的
4
LB 0
LB 1
LB 7
LB 6
通道
内存
LB 0
LB 1
4
LB 7
LB 6
通道
内存
LB 0
LB 1
4
LB 7
LB 6
通道
内存
LB 0
LB 1
4
LB 7
LB 6
通道
内存
LB 2 PIM LB 5
LB 3
簇
内存
LB 4
簇
内存
LB 2 PIM LB 5
LB 3
簇
内存
LB 4
簇
内存
LB 2 PIM LB 5
LB 3
簇
内存
LB 4
簇
内存
LB 2 PIM LB 5
LB 3
簇
内存
LB 4
簇
内存
t
MCCO
为39K100设备图10.时序模型
IEEE 1149.1标准的JTAG操作
该Delta39K家里有一个IEEE 1149.1 JTAG接口
双方边界扫描和ISR操作。
四个专用引脚保留每个设备，供上
测试访问端口（ TAP ） 。
边界扫描
该Delta39K系列支持旁路，采样/预加载，
EXTEST ， INTEST ， IDCODE和用户代码边界扫描指令
系统蒸发散。 JTAG接口显示在
图11 。
在系统编程（ ISR ）
在系统重新编程能力相结合
编程或重新编程的板上的设备，并能够
支持设计变更，而不改变系统定时
或器件的引脚。这种组合意味着设计变更
在调试或现场升级不会引起电路板返工。
该Delta39K系列实现ISR提供了一个JTAG
兼容的接口板上编程，强大的路由
有关引线的灵活性，并为一个简单的时序模型的资源
一致的系统的性能。
CON组fi guration
在Delta39K家族的每款器件可在一个动荡和
一个自启动程序包。赛普拉斯的CPLD启动EEPROM用于
来存储配置数据的易失性溶液和
嵌入式片上闪存器件用于自我
启动解决方案。
对于易挥发Delta39K包，程序被定义为
一个用户的设计装载到外部的CPLD引导
EEPROM 。自启动Delta39K包，编程
定义为一个用户的设计装载到芯片上
闪存内部的Delta39K包。配置
定义为一个用户的设计装载到Delta39K模具。
文件编号： 38-03039牧师* H
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