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当设计人员必须选择一个背板收发器逻辑（ BTL ）收发器，该FUTUREBUS +
收发SN74FB2041A [6]被推荐。
当设计人员必须选择一个模块VERSA欧洲卡（ VME ）总线收发器，该VME1395是
建议（被释放） 。
当设计者必须选择高速5 V晶体管 - 晶体管逻辑（ TTL）的收发信机，所述
SN74BCT756 [7]建议。
请参阅申请报告
TSB12LV01B / TSB14AA1A参考电路图
[8]和申请报告
TSB14AA1A /收发器参考电路图[ 9 ]以获取更多信息。
5.2链路选择
系统设计人员必须选择适合TSB14AA1A和所选择的主机接口连接。以下
对于所需的有限责任公司的要求：
使用TSB14AA1A在100兆比特/秒，可以使用任何电缆1394链路层。
使用TSB14AA1A在50兆比特/秒，这是适当使用TSB12LV01B ， TSB12LV32 （ GP2Lynx ） ，或
TSB12LV21B （ PCILynx ） ，根据不同的主机连接接口。例如：
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TSB12LV01B有一个32位的数据总线，用于最适宜使用具有32位或64位数据的主
总线。
TSB12LV32是为接口设计有摩托罗拉型微处理器以及应该用于一个8
或16位主机。
TSB12LV21B是最好用，如果主机是PCI总线。
这是必要的，以验证PHY链路接口在CLK是比链路主机接口在CLK更快，基于
对LPS低的时间和检测SCLK 。
5.3布局建议
本地时钟（无论98.304兆赫S100中，或49.152兆赫的S50）用于TSB14AA1A的同步
物理层逻辑中的状态机。该时钟源必须放在尽可能接近到PHY引脚XI 。该
距离越大，干扰与噪声的机会就越多。本地时钟基准信号在内部
分割，以提供用于控制出编码的选通脉冲和数据信息传输的时钟信号
和系统时钟（SCLK）发送到链路层的同步PHY链路接口。
PHY链路接口（SCLK ， LREQ ， CTL [0,1]和D [0,1] ）必须很短（如实际小于4英寸） 。信号
整个PHY链路接口驱动都在3.3 V ，但在49.152兆赫，应小心处理。这些
信号也应该大致相同的长度。短距离，以尽量减少其他噪声耦合
设备，并且由于电阻的信号损失。它们应保持相同的长度，以减少传输延迟
错配过这个同步接口。请参阅
对于PHY布局建议
[10]以获取更多信息。
该TSB14AA1A需要一个外部98.304 MHz的基准振荡器输入S100操作或49.152兆赫的
S50的操作。由于涉及（高达49.152 MHz的系统时钟速率为100 Mbps ）的频率蚀刻的
传播在背板上的DATA和STRB信号应被视为传输线。
[6]
SN74FB2041A ， 7位TTL / BTL收发器
数据表（ SCBS172J ）
（ 7 SN74BCT756 ，
八路缓冲器/驱动器，集电极开路输入
(SCBS056B)
[8]
TSB12LV01B / TSB14AA1A参考电路图（ SLLS465 ）
[9]
TSB14AA1A /收发器参考电路图
(?????????)
[10]
对于PHY布局建议
(SLLA020A)
5–2
