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1.5端子说明（续）
终奌站
名字
LPS
号
1
TYPE
CMOS
I / O
I
描述
链路功率状态输入。该引脚监视链路层控制器的主动/电源状态和
控制PHY - LLC接口的状态。该引脚必须连接到任何一个脉冲输出
激活时， LLC电源，或到VDD通过一个10 kΩ电阻提供的有限责任公司。脂多糖
输入被认为是不活动的，如果它是低采样由PHY超过128个SCLK周期，是
考虑积极否则（即断言高稳定或振荡信号与低时间少
比2.6
s).
脂多糖输入必须是高至少21纳秒，以确保观察高通过
该PHY 。
当TSB14AA1A检测LPS的是不活动的，将放置在PHY - LLC接口成
低功耗复位状态。在复位状态下， CTL和D输出的逻辑零状态保持，
在LREQ输入被忽略;然而，在SCLK输出保持活跃。如果LPS输入保持低电平
超过1280个SCLK周期时，PHY - LLC接口被置于低功耗禁用状态中
其中SCLK输出也保持无效。所述PHY - LLC接口被置于禁止状态
在硬件复位。该有限责任公司被认为是活跃，只有当LPS输入有效。
LREQ
M- TEST
OCDOE
3
26
25
CMOS
CMOS
CMOS
I
I
O
链接请求输入。在LLC使用此输入以启动服务请求到TSB14AA1A 。
生产试验。当M-TEST被设置为高，生产制造的测试模式被启用。对于正常
操作时，该引脚必须置低。
集电极开路驱动器输出使能引脚。该引脚被拉低，使集电极开路
收发器为TDATA和TSTRB 。 OCDOE也用来使TSTRB收发
具有三态收发器一起使用时。当IDS高，该引脚的输出反相。
掉电输入。该引脚用于制造测试。它应该连接到接地为正常
操作。
接收数据输入。从外部收发器接收的数据在由设定的数据率接收
CLK_SELX引脚和输入时钟频率。当IDS是高引脚输入反相。
硬件复位输入。时为最小的（2 * SCLK）秒脉冲低，一个硬件复位
发起。
接收选通输入。从外部收发器输入选通信号的数据被接收
率的CLK_SELX引脚和输入时钟频率设置。当IDS是高引脚输入反相。
扫描使能。当设置为高该引脚使TSB14AA1A设备的制造扫描测试。
它被设置为低电平时正常运行。
系统时钟输出。该引脚提供了与数据传输和输出同步的时钟信号
向链路。它脉冲的1/2的数据速率的速率。在98.304 Mbps的其振荡出的数据速率
49.152兆赫，并以49.152 Mbps的数据传输速率是振荡24.576兆赫。
1.8 V稳压器输出。该引脚是片上1.8伏的电压调节器的输出。 T1P8必须
去耦至GND 0.1
F
电容。
发送数据的输出。要发送的数据，以被序列上的TDATA ，并输出到外部
收发器。当IDS是高引脚输出反相。
三态（高阻态）驱动器输出使能。该引脚只会在任何的断言
以下条件：
1.
2.
3.
赢得仲裁后，进行数据传送。
仲裁状态被驱动为1（ TDATA和TSTRB都= 1）。
PD
RDATA
RESET
RSTRB
SCAN_EN
SCLK
37
35
48
33
11
5
CMOS
TTL
CMOS
TTL
CMOS
CMOS
I
I
I
I
I
O
T1P8
TDATA
tDOE
39
29
31
CMOS
CMOS
O
O
O
总线复位被启动。
它被拉低，使高阻抗收发器的TDATA信号。当IDS是高引脚
输出反相。
TEST_EN
TSTRB
VCC
Xl
36
27
6, 17, 30,
42
43
CMOS
CMOS
供应
水晶
I
O
I
I
测试使能输入。当设置为高电平时，此引脚实现了生产测试模式。在正常操作中，
该引脚必须连接到GND 。
传输选通输出。 TSTRB编码的选通脉冲信号的发射和输出到
外部收发器。当IDS是高引脚输出反相。
3.3 V电源电压
晶体振荡器的输入。当与振荡器时，该引脚必须连接到的输出
振荡器。当以98.304 Mbps的操作此输入必须是98.304兆赫。当在工作
49.152 Mbps时，此输入必须是49.152兆赫。
振荡器的输出。当与振荡器时，该引脚必须悬空。
XO
45
水晶
O
1–5
