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K7M163625A
K7M161825A
功能说明
512Kx36 & 1Mx18流通型NtRAM
TM
该K7M163625A和K7M161825A是NtRAM
TM
旨在通过消除周转周期时，保持100 ％的总线带宽
有一个从阅读过渡到写，反之亦然。
所有输入（除OE ， LBO和ZZ的）同步时钟的上升沿。
所有的读，写和取消的周期是由ADV输入启动。随后的脉冲串地址可以通过在内部产生
提前爆销（ ADV ） 。 ADV应该被驱动到低，一旦设备已经取消选择以加载用于下一个新的地址
操作。
时钟使能（CKE ）引脚使芯片的操作来使用，只要必要暂停。当CKE为高电平时，所有同步
输入被忽略，内部设备寄存器将保持其先前的值。
NtRAM
TM
外部锁存地址和启动周期，当CKE ， ADV被驱动到低三个芯片使（ CS
1
， CS
2
， CS
2
)
是活动的。
输出使能（ OE）的可用于禁止输出在任何给定的时间。
当在时钟的上升沿时，地址出现在地址输入被锁定在启动读操作
地址寄存器， CKE被拉低，所有三个芯片使（ CS
1
， CS
2
， CS
2
）是活动的，写使能输入信号WE驱动
高， ADV驱动为低电平。数据出现在在同一时钟周期作为地址数据输出。另外，在读
OE操作必须驱动为低电平设备驱动所请求的数据。
当WE是在时钟的上升沿驱动为低电平时写操作。 BW并[d ：一]可用于字节写入操作。流动
通过NtRAM
TM
使用后写入周期以利用带宽的100％。
在时钟的第一个上升沿， WE和地址被登记，并且与该地址相关联的数据是必需的一个周期
后来。
由ADV高产生用于猝发访问后继地址如下所示。突发seguence的出发点是
由外部提供的地址。猝发地址计数器绕回至其初始状态完成时。
色同步信号序列是由LBO引脚的状态决定。当该引脚为低电平时，线性突发序列被选择。
而当该引脚为高电平时，交错突发序列被选择。
在正常操作期间，ZZ必须被驱动为低电平。当ZZ被驱动为高电平时，将SRAM 2个周期后进入功耗的睡眠模式。在
此时， SRAM的内部状态被保存。当ZZ返回到低，一般的SRAM 2个周期后醒来的操作
时间。
突发序列表
LBO引脚
高
科幻RST地址
案例1
A
1
0
0
1
1
A
0
0
1
0
1
A
1
0
0
1
1
案例2
A
0
1
0
1
0
A
1
1
1
0
0
案例3
（交错突发， LBO =高）
案例4
A
0
0
1
0
1
A
1
1
1
0
0
A
0
1
0
1
0
第四地址
BQ表
LBO引脚
低
科幻RST地址
案例1
A
1
0
0
1
1
A
0
0
1
0
1
A
1
0
1
1
0
案例2
A
0
1
0
1
0
A
1
1
1
0
0
案例3
（线性脉冲串， LBO =低）
案例4
A
0
0
1
0
1
A
1
1
0
0
1
A
0
1
0
1
0
第四地址
注意：
1. LBO引脚必须连接到高或低，和漂浮状态决不允许
.
-6-
2003年11月
修订版3.0
