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Delta39K ISR
CPLD系列
MACROCELL
在每个逻辑块有16个宏单元。每
宏单元接受来自多达16个乘积项的和
乘积项阵列。这16个乘积项之和可以
输出登记或者组合模式。
图4
显示大型小区的框图。在可以注册
异步预置或异步复位的
与单独的预置和重置产品宏蜂窝水平
条款。所有这些产品方面具有可编程
极性。这允许寄存器被预置或复位的基础
在AND表达式或或表达式。
在Delta39K宏蜂窝XOR门可进行多种
要实现不同类型的方程。它可以作为一个
极性MUX实现真正的或补充的形式
式中的乘积项阵列或作为一个切换到打开对D
触发器入T触发器。进位链的输入多路复用器允许
对于不同类型的执行额外的灵活性
逻辑。宏小区可以利用进位链逻辑
实现加法器，减法器，大小比较，
校验树，甚至通用异或逻辑。的输出
宏单元是登记或者组合。
进位链逻辑
这是Delta39K宏功能的进位链逻辑
用于快速和高效的执行运算操作
系统蒸发散。的进位逻辑相连的宏小区中多达四个逻辑
块，总共64个宏单元。有效的数据路径操作
携带
（从宏小区n-1个）
0
1
C
系统蒸发散是通过使用进位算术实施
其中通过电路快速驱动。
图4
说明
宏小区内的进位链逻辑由两个
从PTA和输入乘积项（ CPT0和CPT1 ）
随身携带式的进位逻辑。输入的进位链MUX是
直接连接在PTA的乘积项。输出
进位链多路复用器产生的进位输出为下一
宏小区中的逻辑块以及本地进位输入是
连接到异或输入多路复用器的一个输入端。携带式和
配置位的输入与门。这与门
提供分割的进位链中的任意一种方法
宏小区中的逻辑块。
宏单元时钟
时钟寄存器具有高度的灵活性。全球四大
同步时钟（ GCLK [3： 0]）和一个PTCLK可用
在每个宏单元的寄存器。此外，时钟极性多路复用器
在每个宏单元允许寄存器的时钟频率上
上升沿或下降沿（见宏蜂窝图中
科幻gure 4 ） 。
预置/ RESET配置
宏单元寄存器可以异步预置和
重新使用预设和RESET复用。两个信号都
高电平有效和两个预设可以通过控制/复位
乘积项（PRC [1：0 ]中
图4）
或GND 。在情况
其中预置和RESET活跃的同时，
RESET优先级高于预设。
预设
MUX
进位链
MUX
CPT0
CPT1
C
XOR输入
MUX
3
C
产量
MUX
2
C
PSET
在PIM
从PTM
最多为16的PT
时钟复用
GCLK [3 ：0]的
PTCLK
3
C
中华人民共和国[1：0 ]
0
1
D
时钟
极性
MUX
Q
C
水库
Q
C
完成
（以宏蜂窝N + 1 ）
3
C
RESET
MUX
图4. Delta39K宏单元
文件编号： 38-03039牧师* H
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