1 0引脚说明
DV
CC
(28)
AV
CC
(4)
数字和模拟电源正极
引脚的数字和模拟电源
将ADC1242的电压范围是
a
4 5V至
a
5 5V为了保证其要求的精度
该AV
CC
和DV
CC
连接用于─
GETHER与另行同一电源
速度旁路过滤器（ 10
mF
钽电容并联
用0 1
mF
陶瓷）在每个V
CC
针
模拟负电源电压引线V
b
有一系列的
b
4 5V至
b
5 5V ，因此需要
10旁路过滤器
mF
钽电容与并联
a 0 1
mF
陶瓷的
数字和模拟接地引脚AGND
和DGND必须连接在一起EX-
ternally保证精度
参考输入电压引脚保持
精度在这个引脚上的电压不应
超过AV
CC
或DV
CC
通过以上
50 mV或低于去3 5 VDC
模拟输入电压引脚为保证
精度在这个引脚上的电压不应
超过V
CC
超过50 mV或低于去
V
b
超过50毫伏
片选控制输入，该输入是
低电平有效，并使得WR和RD功能
系统蒸发散
读控制输入法使用CS和RD
小三态输出缓冲器恩
体健和INT输出复位高
写控制输入的converison是
开始对WR脉冲的上升沿
当CS为低电平
外部时钟输入引脚的时钟频率
昆西范围为500 kHz到4 MHz
自动校准控制输入时
CAL是低ADC1242复位和卡利
bration周期开始时的校准
周期来比较器的偏移量的值
电压，并在钙的失配误差
pacitor参考梯子被确定并
RAM中存储这些值用于cor-
在A D的正常循环RECT错误
转变
自动调零控制输入随着AZ销
一个转换ADC1242期间保持低电平
进入自动调零周期的气动执行前
人A D转换开始这种自动调零
周期修正为比较器的失调电压
时代总转换时间（t
C
）是IN-
由26个时钟周期折痕，当自动调零
用于
转换结束的控制输出这
转换或校准时输出为低电平
周期来
中断控制输出，该输出变
当转换完成低
和表示该转换结果
在输出锁存器读取的可用
导致或启动转换或校准
周期将重置此输出高电平
DB0- DB12
(15– 27)
三态输出引脚的输出是在
与DB12符号二进制补码格式
DB11位MSB和DB0的LSB
2 0功能说明
该ADC1242是一个12位加符号位AD转换器的
做自动归零或自动校准例程迷你能力
迈兹零点满度和线性误差这是一个逐次
逼近AD转换器组成的DAC比较的
员和逐次逼近寄存器（ SAR ）自动 -
零是内部校准序列，可校正的
一D的零造成比较器的失调电压误差
自动校准是校准周期，不仅纠正了零
错误，但还纠正了全面和线性误差
造成DAC不准确的自动校准最大限度地减少了错误
没有它FAB-期间修整的需要的ADC1242的
rication自动校准周期可以恢复的精度
ADC1242在保证其长期稳定的任何时间
2 1数字接口
上电时校准序列应通过启动
脉冲CAL低配CS RD和WR高到应答响应
边缘的CAL EOC信号的下降沿后变低
CAL并在1396校准周期仍然很低
时钟周期在第一校准过程
比较器的偏移量，然后确定电容
DAC的失配误差修正发现的因素，这些
错误然后存储在内部RAM中
A转换是通过服用CS和WR低的AZ启动
（自动调零）信号线应接在高或低
转换过程如果AZ较低的自动调零周期中
大约需要26个时钟周期的AC-前发生
图阿尔转换开始自动调零周期确定
的校正因子为比较的偏移电压。如果
AZ高的自动调零周期被跳过接下来的模拟
输入被采样为7个时钟周期，并在该电容保持
略去DAC的梯形结构，平机会再变为低电平信号 -
荷兰国际集团的模拟输入不再被采样并
该AD逐次逼近转换有
开始
在转换采样的输入电压是演替
sively相比的DAC的第一输出端的AC-
quired输入电压进行比较，以模拟地来确定
雷其极性符号位被置为低电平积极投入
电压和高负下一步DAC的MSB为
设置为高带的位低的其余部分如果输入电压是
大于在DAC则MSB保持输出
高，否则它被设定为低的下一个比特被设定为高制
DAC的三季的输出或者1个季度满
比例的比较，完成并且如果输入电压大于
新的DAC值该位仍然很高，如果输入的是少
较新的DAC值的比特被设置为低这一过程
继续，直至每一个比特进行了测试，其结果是再
存储在ADC1242下一步EOC的输出锁存进
高和INT变低的信号的转换结束
结果，现在可以通过服用CS和RD低待读
使DB0- DB12输出缓冲器
V
b
(5)
DGND （ 14 ）
AGND （3）
V
REF
(2)
V
IN
(1)
CS （10）
RD （ 11 ）
WR （ 7 ）
CLK （8）
CAL （ 9 ）
AZ （ 6 ）
EOC （ 12 ）
INT （ 13 ）
10
