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PIC16C712/716
图3-5：
框图RB2 / T1OSI PIN
V
DD
RBPU
(1)
T1OSCEN
PORTB<2>
数据总线
WR端口B
D
CK
Q
Q
RB1/T1OSO/T1CKI
弱
P拉
V
DD
TRISB<2>
D
写TRISB
CK
Q
Q
V
SS
T1OSCEN
读PORTB
TTL缓冲器
注1 ：
为使能弱上拉，需将相应的TRIS位（ S）和清除RBPU位（ OPTION_REG<7> ） 。
图3-6：
框图RB3 / CCP1引脚
RBPU
(1)
CCPON
数据总线
RD
DATACCP
1
CCPON
DATACCP<2>
D
Q
Q
CCPIN
CCPOUT
0
1
0
V
DD
弱
P拉
V
DD
WR
DATACCP
CK
TRISCCP<2>
D
WR
TRISCCP
CCP
产量
模式
PORTB<3>
D
WR
PORTB
CK
Q
Q
CK
Q
Q
1
RB3/CCP1
0
1
0
V
SS
TRISB<3>
D
WR
TRISB
CCPON
CK
Q
Q
1
读PORTB
0
TTL缓冲器
注1 ：
为使能弱上拉，需将相应的TRIS位（S ）
并清除RBPU位（ OPTION_REG<7> ） 。
1999 Microchip的技术公司
初步
DS41106A第25页
