TMS320C6711 ， TMS320C6711B ， TMS320C6711C ， TMS320C6711D
浮点数字信号处理器
SPRS088L
1999年2月
经修订的2004年5月
终端功能
信号
名字
CLKIN
CLKOUT1
PIN号
GFN
A3
D7
国内生产总值
A3
—
TYPE
IPD /
各国议会联盟
时钟/ PLL
I
O
IPD
IPD
时钟输入
在设备的高速时钟输出[ C6711 / 11B唯一]
在EMIF GBLCTL寄存器的CLK1EN位控制CLKOUT1引脚。
CLK1EN = 0：
CLKOUT1被禁用
CLK1EN = 1：
CLKOUT1启用时钟[默认]
半器件速度的时钟输出[ C6711 / 11B唯一]
对于
C6711C/11D
器件， CLKOUT2引脚复用GP [2]引脚。
半器件速度（O / Z） [默认]的时钟输出（从SYSCLK2内部信号
时钟发生器） ，或该引脚可被编程为GP [ 2 ] （ I / O / Z） 。
当CLKOUT2引脚使能，在EMIF全局控制的CLK2EN位
注册（ GBLCTL ）控制CLKOUT2引脚（所有设备） 。
CLK2EN = 0：
CLKOUT2被禁用
CLK2EN = 1：
CLKOUT2启用时钟[默认]
CLKOUT3
—
D10
O
IPD
时钟输出可编程通过OSCDIV1注册的PLL控制器。 [ 11C / 11D ]
时钟模式选择[ C6711 / 11B ]
0
旁路模式（ X1 ） 。 CPU时钟= CLKIN
1
PLL模式（4个） 。 CPU时钟= 4× CLKIN [默认]
CLKMODE0
C4
C4
I
各国议会联盟
时钟发生器的输入时钟源选择[ C6711C / C6711D ]
0
版权所有。不要使用。
1
CLKIN方波[默认]
为了正确C6711C / 11D设备操作，该引脚必须要么悬空或
外部上拉了一个1 - kΩ电阻。
PLL模拟V
CC
对于低通滤波器连接[ C6711 / 11B仅]
对于低通滤波器的PLL模拟地连接[ C6711 / 11B唯一]
锁相环的低通滤波器连接到外部元件和一个旁路电容
[ C6711 / 11B唯一]
模拟电源（ 3.3V）的PLL [ C6711C / C6711D只有]
JTAG仿真
TMS
TDO
TDI
TCK
TRST
EMU5
EMU4
EMU3
EMU2
描述
CLKOUT2
(/GP0[2])
Y12
Y12
O / Z
IPD
PLLV
§
PLLG
§
PLLF
PLLHV
A4
C6
B5
—
B7
A8
A7
A6
B6
B12
C11
B10
D10
—
—
—
C5
B7
A8
A7
A6
B6
B12
C11
B10
D3
A
A
A
A
I
O / Z
I
I
I
I / O / Z
I / O / Z
I / O / Z
I / O / Z
各国议会联盟
各国议会联盟
各国议会联盟
各国议会联盟
IPD
各国议会联盟
各国议会联盟
各国议会联盟
各国议会联盟
JTAG测试端口模式选择
JTAG测试端口的数据输出
在JTAG测试端口的数据
JTAG测试端口的时钟
JTAG测试端口复位。对于IEEE 1149.1 JTAG兼容，请参阅
IEEE 1149.1
JTAG兼容说明
本数据手册的部分。
仿真引脚5留作将来使用，悬空。
仿真引脚4.保留供以后使用，悬空。
仿真引脚3留作将来使用，悬空。
仿真引脚2保留供以后使用，悬空。
I =输入， O =输出， Z =高阻抗， S =电源电压， GND =接地
为
C6711/11B,
IPD =内部下拉， IPU =内部上拉电阻。 （这些IPD / IPU信号引脚设有一个30 kΩ的IPD或IPU电阻。上拉的信号
到相对的供电线，一个1kΩ电阻应该被使用。 ）
为
C6711C/11D,
IPD =内部下拉， IPU =内部上拉电阻。 [这些IPD / IPU信号引脚设有一个13 kΩ的电阻（近似）的IPD
或18 - kΩ电阻（近似）的IPU 。一个外部上拉或下拉电阻不大于4.4 kΩ和2.0 kΩ的更大，分别应该是
用来拉信号以相反的电源轨。 ]
§
PLLV和PLLG没有外部电源或接地部分。看到时钟/ PLL文档，以了解如何连接这些
销[ C6711 / 11B只。
A =模拟信号（ PLL滤波器）
邮政信箱1443
休斯敦，得克萨斯州77251-1443
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