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TMS320C6701
浮点数字信号处理器
SPRS067F
1998年5月
修订后的2004年3月
多通道缓冲串行端口时序
为McBSP的时序要求
（参见图33）
号
C6701-120
C6701-150
C6701-167
民
2
3
5
6
7
8
10
11
单位
最大
ns
ns
ns
ns
ns
ns
ns
ns
t
C（ CKRX ）
t
W（ CKRX ）
t
SU（ FRH - CKRL ）
t
H（ CKRL - FRH ）
t
SU（ DRV- CKRL ）
t
H（ CKRL - DRV ）
t
SU（ FXH - CKXL ）
t
H（ CKXL - FXH ）
周期时间， CLKR / X
脉冲持续时间， CLKR / X高或CLKR / X低
建立时间前CLKR低外部FSR高
时间，
CLKR低后保持时间外部FSR高
时间，
建立时间DR前CLKR低有效
时间，
保持时间DR CLKR低后有效
时间，
前CLKX低设置时间外部FSX高
时间，
CLKX低后保持时间外部FSX高
时间，
CLKR / X EXT
CLKR / X EXT
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKX INT
CLKX分机
CLKX INT
CLKX分机
2P
§
P
1
13
4
7
4
10
1
4
4
13
4
7
3
P = 1 / CPU时钟频率纳秒。例如，在167 MHz的运行部件时，使用P = 6纳秒。
CLKRP = CLKXP = FSRP = FSXP = 0。如果任何信号的极性反转，然后该信号的定时基准，也反转。
§
最大McBSP的比特率是50兆赫;因此，最小CLKR / X的时钟周期可以是两倍的CPU周期时间（2P） ，或20毫微秒（50兆赫） ，
无论哪个值较大。例如，在167兆赫（p = 6纳秒）的运动部件时，可使用20纳秒的最低CLKR / X的时钟周期（通过设置
适当CLKGDV比例或外部时钟源） 。当频率为80 MHz （ P = 12.5纳秒）的运动部件，使用2P = 25纳秒（ 40 MHz）的为最低
CLKR / X的时钟周期。最大McBSP的比特率应用的时候串口时钟和帧同步的主机和其他设备的
McBSP的通信，是一个奴隶。
最小CLKR / X的脉冲持续时间可以是（P
1)
或9纳秒，以较大者为准。例如，在167 MHz的运行部件时（ P = 6 NS ） ，使用
9纳秒的最低CLKR / X的脉冲持续时间。当频率为80 MHz （ P = 12.5纳秒）的运动部件，采用（P
1)
= 11.5纳秒的最低CLKR / X的脉冲
持续时间。
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邮政信箱1443
休斯敦，得克萨斯州77251-1443
