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PSD835G2
PSD8XX家庭
PSD8XX器件包含几个主要功能模块。图1 3页显示
该PSD8XX器件系列的架构。各块的功能描述
简要地在下面的章节。许多块执行多项功能，并且用户
可配置的。
4.0
PSD8XX
建筑学
概观
4.1存储器
该PSD835G2包含以下的回忆：
4兆位闪存
次级256 Kbit的闪存用于启动或数据
64 Kbit的SRAM 。
每个存储器在以下段落中简要讨论。更详细
讨论可以在第9节找到。
的4兆位Flash是PSD835G2的主存储器。它被分成八个
同样大小的扇区都单独选择。
在256千第二Flash存储器被划分成四个相等大小的扇区。每
部门是单独选择。
在64千SRAM被设计用于作为一个高速暂存存储器，或作为一个扩展
微控制器SRAM 。如果外部电池连接到PSD8XX的VSTBY销，数据
将保留在发生电源故障的情况下。
的存储器中的每个块可以位于不同的地址空间由用户定义的。
对于所有类型的存储器访问时间包括地址锁存和DPLD解码
时间。
4.2可编程逻辑器件
该装置包含两个PLD模块，每个优化用于不同的功能，如图
表2中的PLD的功能划分降低功耗，优化
成本/性能，并简化了设计输入。
译码PLD （ DPLD ）用于解码的地址和产生芯片选择用于
PSD835G2内部存储器和寄存器。该CPLD可以实现用户自定义逻辑
功能。该DPLD有组合输出。该CPLD具有16输出MicroCells
和8的组合输出。该PSD835G2也有24个输入MicroCells ，可以
配置为输入的可编程逻辑器件。在可编程逻辑器件接收其输入的PLD输入总线
并通过其输出目的地的乘积项数，以及是有区别
MicroCells 。
在可编程逻辑器件采用零功耗设计技术消耗最低的能源。的速度和
PLD的功耗是由涡轮位在PMMR0寄存器控制和
其它位在PMMR2寄存器。这些寄存器由微控制器在运行时设置的。
还有，当调用非涡轮增压有点轻微的处罚PLD传播时间。
4.3 I / O端口
该PSD835G2有52个I / O引脚之间的七个端口（端口A ， B，C ， D，E ， F和G）划分。
每个I / O引脚都可以单独配置为不同的功能。端口可配置
作为标准的MCU I / O端口，可编程逻辑器件的I / O ，或使用微控制器的地址锁存输出
复用的地址/数据总线。
JTAG管脚可对端口E用于在系统编程（ ISP）来启用。端口F和
也可以被配置为一个非多路复用总线上的数据端口。
4.4微控制器总线接口
该PSD835G2容易与大多数8位微控制器具有两种接口
复用或不复用地址/数据总线。该设备被配置为响应
到微控制器的控制信号，这些信号也被用作输入到可编程逻辑器件。部分
9.3.5包含微控制器接口的例子。
表2. PLD I / O表
名字
DECODE PLD
复杂可编程逻辑器件
缩写
DPLD
CPLD
输入
82
82
输出
17
24
产品条款
43
150
5
