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36
3
3
3
3
（输入）
I / O端口（端口A， B，C ， F）
MCELLA.FB [7： 0]（ FEEDBACKS ）
MCELLB.FB [7： 0]（ FEEDBACKS ）
PGR0 - PGR7
A[15:0]
*
PD [ 3 ： 0 ] （ ALE ， CLKIN ， CSI）
PDN （ APD输出）
CNTRL [ 2：0] （读/写控制信号）
RESET
RD_BSY
(32)
3
(8)
3
(8)
3
(8)
3
(16)
3
(4)
3
(1)
3
(3)
(1)
3
(1)
CSIOP
PSEL0
PSEL1
JTAGSEL
外围I / O模式
SELECT
RS0
SRAM SELECT
I / O解码器
SELECT
FS7
8闪存
行业选择
3
CSBOOT 0
CSBOOT 1
CSBOOT 2
CSBOOT 3
4中学
FL灰内存
行业选择
FS0
图11. DPLD逻辑阵列
PSD8XX家庭
PSD835G2
*
注意：
1.地址输入A [ 19 ： 4] 80C51XA模式。
2.附加地址线可以通过端口A ， B，C ， D或F.带入PSD
