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ORCA
2系列的FPGA
数据表
1999年6月
时钟线被设计为一个时钟脊柱。在
每个PLC ，存在可从快速连接
时钟线与长行驱动器（前面所述） 。
与此相关，在每个PLC的时钟线中的一
可用于驱动四个XL线之一perpendic-
ular到它，这反过来又产生一个时钟树。
这个特性进行了详细的时钟分布讨论
化网络部分。
最小化路由延迟
了CIP是用于连接两条线的有源元件。
作为有源元件，它增加了显着的电阻
tance和一个净的电容，从而增加了
网络的延迟。在X1线过X4线的优点
是路由的灵活性。有网友从PLC的DB到PLC CB是eas-
通过使用X1线随手路由。随着越来越多的CIPS被添加到
净，延迟增大。为了提高速度，路线
是大于两个PLC客场被路由上的
X4行，因为CIP是每四只设
PLC 。净跨8的PLC需要7 X1
线和6 CIPS 。使用X4线，同样的净用途
两行和一个CIP
.
在PLC中所有的路由资源可以携带4位总线。
为了使数据在目的地的PLC是要使用
在数据路径模式下，数据必须到达译出。
例如，在数据路径操作时，至少显Fi的
着位0必须到达或者A [ 0 ]或B [ 0 ] 。如果总线是
被路由通过使用X4或XL线（二者
因为他们传播这些扭曲） ，公交车必须放置
就在源PLC相应的线，从而使
数据到达解读目的地。该
切换线路提供最英法fi cient意味着CON组
necting相邻的PLC 。路由与这些线上的信号
具有最小的传播延迟。
可编程逻辑单元
（续）
XL线。
长期XL线运行垂直和水平
相符的阵列的高度和宽度。
总共有每个PLC 8 XL线：四hori-
宗塔尔（ HXL [3： 0]）和四个垂直（ VXL [3： 0]）。每
PLC的柱有四XL线，并且每个PLC行有
4 XL线。每对XL线连接到两
的PIC在任一端。系列2 ，它由一个
18 ×18阵列的PLC ，包含72 VXL和72 HXL
线。他们的目的主要是为全球信号
必须长途跋涉，并要求最低
延迟和/或偏斜，如时钟。
有三种方法来传送信号到XL
线。每个PLC中，有两个长线路驱动器： 1
对于水平XL线，和一个用于垂直XL线。
采用长线驱动器产生至少延迟。
对XL线也可以由PFU的输出直接驱动
使用BIDI线。在第三种方法中，对XL线
由双向缓冲器访问，再次用
比迪烟线。
XH线。
四减半（ XH ）线路运行水平和
4 XH行每行和列中在垂直方向上延伸
的阵列。这些线行进的二分之一的距离
在之前的中间被打破PLC阵列
阵列，在那里他们连接到interquad块（解散
后来讨论过） 。他们还连接处的外围
FPGA的太平洋岛国，像XL线。该XH线做
不要扭曲XL一样的线条，让四位全车被
轻松传送。
两个路由信号的三种方法上的
XL线也可用于XH线。特别
XH线驱动器没有被提供为XH线。
时钟线。
对于一个非常快速和低偏移时钟（或
全球其他信号的树） ，时钟线运行整个
高度和宽度的PLC阵列。有两种hori-
每行的PLC （ CKL ， CKR ）和两个宗塔尔时钟线
每个PLC柱立式时钟线（ CKT ， CKB ） 。该
源对上述时钟线可以是任意的四个I / O的
缓冲区中的PIC 。在一排水平时钟线
（ CKL ， CKR ）由左和右的PIC驱动，
分别。在一列中的垂直时钟线（ CKT ，
CKB ）由顶部和底部的PIC驱动， respec-
tively 。
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朗讯科技公司
