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数据表
1999年6月
ORCA
2系列的FPGA
时序特性
（续）
表45B 。 OR2TxxB全局输入时钟建立时间/保持时间（引脚到引脚）
OR2TxxB商业： V
DD
= 3.0 V至3.6 V ， 0 ℃，
≤
T
A
≤
70 ℃;工业： V
DD
= 3.0 V至3.6 V ， -40°C
≤
T
A
≤
+85 °C.
描述
(T
J
= ALL ，V
DD
=所有）
输入CLK （ TTL / CMOS ）
建立时间（无延迟）
输入CLK （ TTL / CMOS ）
建立时间（延迟）
输入CLK （ TTL / CMOS ）
保持时间（无延迟）
输入CLK （ TTL / CMOS ）
保持时间（延迟）
速度
设备
OR2T15B
OR2T40B
OR2T15B
OR2T40B
OR2T15B
OR2T40B
OR2T15B
OR2T40B
民
0.0
0.0
4.7
7.7
1.6
1.4
0.0
0.0
-7
最大
—
—
—
—
—
—
—
—
民
0.0
0.0
4.0
5.5
1.4
1.3
0.0
0.0
-8
最大
—
—
—
—
—
—
—
—
单位
ns
ns
ns
ns
ns
ns
ns
ns
注意事项：
应使用所报告的结果，此表中的管脚到管脚定时参数代替
ORCA
代工。
该时钟延迟是使用主时钟网络完全路由时钟树。它包括输入缓冲器延迟和时钟路由到
在PFU CLK输入。如果任何的时钟分支不使用的延迟会降低。给定的设置（延迟和无延迟）和保持
（延迟）时间允许输入时钟引脚将设在该设备的任何一方的任何PIC，而是直接我必须使用/ O→ FF路由。保持
（无延迟）时序假设时钟引脚位于四个中心的太平洋岛国之一，直接I / O→ FF路由使用。如果它不位于之一
OR2T15B = 5.7 ％ ， OR2T40B = 12.5 ％ ：这四个中心的太平洋岛国，这种延迟必须达到以下数量增加。
输入
D
Q
CLK
5-4847(F)
图64.全局输入时钟建立时间/保持时间
朗讯科技公司
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