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数据表
1999年6月
ORCA
2系列的FPGA
一个时钟的过渡或锁存使能信号，在此期间
该数据必须是稳定的，以保证它是recog-
认列作为预期值。
s
ORCA
时序特性
（续）
表15B 。降级为商业/工业
设备（ OR2TxxB ）
电源电压
T
J
（ ° C） 3.0 V
3.15 V
3.3 V
3.45 V
3.6 V
–40
0
25
85
100
125
0.81
0.86
0.9
1.0
1.02
1.06
0.78
0.83
0.87
0.95
0.98
1.03
0.76
0.80
0.83
0.93
0.95
0.98
0.74
0.77
0.8
0.88
0.91
0.95
0.73
0.76
0.78
0.86
0.88
0.92
保持时间 -
间隔紧跟在
一个时钟的过渡或锁存使能信号，在此期间
该数据必须保持稳定，以确保它是消遣
ognized作为预期值。
三态使能，该
[ 3：0]信号从时的TS时
被激活，输出焊盘达到高
阻抗状态。
s
估计功耗
OR2CxxA
消耗的总营业功率估计
总结待机（我
DDSB
） ，以及内部和外部
功率耗散。内部和外部的电源是
消耗在PLC和太平洋岛国的力量， respec-
tively 。在一般情况下，在待机功率小，并且可以
可以忽略不计。总运行功率如下：
P
T
=
Σ
P
PLC
+
Σ
P
PIC
内部工作功率是由两部分组成：
时钟产生和PFU的输出功率。在PFU输出
把功率可以基于数量来估计
PFU驱动输出的平均扇出开关时
：两
P
PFU
= 0.16毫瓦/兆赫
对于每个PFU输出开关， 0.16毫瓦/兆赫
需要被乘以倍的频率（以MHz为单位）
的输出开关。通常，这可以估
通过使用二分之一的时钟速率乘以交配
一些活性因子;例如，20％ 。
由时钟产生电路所消耗的功率
基于四个部分：连接固定的时钟力量，
功率/时钟分支的行或列，时钟电源显示
sipated在使用该特定时钟的每个PFU ，并
从这些PFU就能子集的功率被配置
置的无论是在两个同步模式（ SSPM或
SDPM ） 。因此，时钟的功率可以计算
为四个部分利用下面的等式：
OR2C04A时钟电源
P
= [ 0.62毫瓦/兆赫
+ （ 0.22毫瓦/兆赫 - 科） （ ＃分行）
+ （ 0.022毫瓦/兆赫 - PFU ） （ ＃ PFU就能完成）
+ （ 0.006毫瓦/兆赫 - SMEM_PFU ）
（ ＃ SMEM_PFUs ） FCLK
注意：
上面所示的降额表是一个典型的关键路径
包含33％的逻辑延迟和66％的布线延迟。自从
以更高的速率比逻辑延时，路径的路由延迟减额
以66％以上的路由延迟会降额以更高的速率
比在表中示出。近似的降额值与
温度是每摄氏度0.26 ％的逻辑延迟和每摄氏度0.45 ％
路由延迟。近似的降额值与电压
是每毫伏0.13％为逻辑和路由延迟在25℃ 。
除了供应电压，工艺偏差，并
工作温度，电路和流程改进
的ments
ORCA
系列FPGA随着时间的推移，将导致
在显著改善的实际表现
对这些上市的速度等级。即使低
速度等级仍可以供货，分布
收益率的时序参数可能有几个垃圾箱速度
比指定一个产品品牌更高。设计
实践需要考虑最佳情况时序参
TER值（例如，延迟= 0），以及最坏情况下的时序。
路由延迟是扇出和功能
电容与CIPS和金属相关的接口
连接路径中。逻辑元件的数目
可被驱动（或扇出）由PFU就能是无限的，
虽然延迟到达一个有效的逻辑电平可
超过时序要求。它难以使精确
利率路由延迟估计之前设计的编译
基于扇出。这是因为， CAE软件
可以删除由设计师来插入冗余的逻辑
减小扇出，并且/或者它可能还自动降低
扇出了净分裂。
在测量的波形测试点给出
本数据手册的换货条件部分。时机
在电气特性表中给定的参数
本数据表中遵循行业惯例，而谷值
的UE它们反映在下面描述。
s
传输延迟，该
在指定的时间
参考点。所提供的延迟是最差的
情况下， tphh和TPLL延迟同相功能
系统蒸发散， TPLH和的TPH1反相功能，并tphz
和tplz为三态使能。
设置时间 -
区间紧接的
s
对于一个快速的估计，在最坏情况下（典型电路）
OR2C04A时钟电源
≈
3.9毫瓦/兆赫。
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