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128K ×36 ， 256K ×18 ，
3.3V同步ZBT SRAM的
3.3V的I / O ，突发计数器，
流过输出
x
x
IDT71V3557S
IDT71V3559S
IDT71V3557SA
IDT71V3559SA
特点
128K ×36 ， 256K ×18的内存配置
支持高性能系统的运行速度 - 100兆赫
（ 7.5 ns的时钟到数据访问）
ZBT
TM
特点 - 读和写之间没有死循环
周期
内部同步输出缓冲器能消除
需要控制
OE
单R / W （读/写）控制引脚
W
4字突发能力（交错或线性）
单个字节写（ BW
1
-
BW
4
）控制（可配合活动）
BW
三芯片使简单的深度扩张
3.3V电源（ ± 5 ％ ） ， 3.3V （ ± 5 ％ ）， I / O电压（V
DDQ
)
可选边界扫描的JTAG接口（ IEEE 1149.1
投诉）
包装在JEDEC标准的100引脚塑料薄型四方
扁平封装（ TQFP ） ， 119球栅阵列（ BGA ），并罚款165
间距球栅阵列（ FBGA ）
x
x
x
x
x
x
x
x
x
描述
该IDT71V3557 / 59顷3.3V高速4718592位（ 4.5兆
位）组织为128K ×36 / 256K X 18，它们是同步SRAM
设计围绕转动时，公交车，以消除死总线周期
之间的读取和写入，或写入和读取。因此，他们已经
定名为ZBT
TM
或零总线周转。
地址和控制信号被施加到SRAM中一个时钟
循环，并在相关联的数据周期发生在下一时钟周期，将
它读取或写入。
该IDT71V3557 / 59包含地址，数据输入和控制信号
寄存器。输出是通流（不输出数据寄存器）。产量
能是唯一的异步信号，并且可以用于禁用
在任何给定时刻的输出。
时钟使能（ CEN ）引脚允许IDT71V3557 / 59的操作
只要有必要暂停。所有的同步输入是
忽略时（ CEN ）为高，内部设备寄存器将举行
它们以前的值。
有三个芯片使能引脚（ CE
1
，CE
2
,
CE
2
） ，允许用户
在需要时取消该设备。如果这三个中的任何一个不被肯定
当ADV / LD为低时，没有新的存储器操作可以是
发起。然而，任何挂起的数据传输（读取或写入）将
完成。数据总线将三态，一个周期后，芯片DE-
选择或写被启动。
该IDT71V3557 / 59有一个片上串计数器。在突发
模式时， IDT71V3557 / 59可以提供4个周期的数据为一个单一的
地址提供给SRAM中。色同步信号序列的顺序是
由定义
LBO
输入引脚。该
LBO
针和线之间的选择
交错突发序列。在ADV / LD信号用于加载一个新的
外部地址（ ADV / LD = LOW）或增加内部突发计数器
（ ADV / LD =高） 。
该IDT71V3557 / 59的SRAM采用IDT最新的高性能
CMOS工艺和被包装在JEDEC标准14毫米X 20毫米
100针薄塑料四方扁平封装（ TQFP ），以及一个119球栅阵列
（BGA ）和165细间距球栅阵列（ FBGA ） 。
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
输入
输入
I / O
供应
供应
同步
同步
异步
同步
同步
同步
不适用
同步
STATIC
同步
同步
不适用
同步
异步
同步
同步
STATIC
STATIC
5282 TBL 01
引脚说明摘要
A
0
-A
17
地址输入
芯片使
OUTPUT ENABLE
读/写信号
时钟使能
单个字节写入选择
时钟
提前破灭地址/加载新地址
线性/交错突发订单
测试模式选择
测试数据输入
测试时钟
测试数据输出
JTAG复位（可选）
睡眠模式
数据输入/输出
核心电源， I / O电源
地
CE
1
，CE
2
,
CE
2
OE
R/
W
CEN
BW
1
,
BW
2
,
BW
3
,
BW
4
CLK
ADV /
LD
LBO
TMS
TDI
TCK
TDO
TRST
ZZ
I / O
0
-I / O
31
， I / O
P1
-I / O
P4
V
DD
, V
DDQ
V
SS
1
2004集成设备技术有限公司
2004年10月
DSC-5282/07
