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128K ×36 ， 256K ×18
3.3V同步ZBT SRAM的
3.3V的I / O ，突发计数器
流水线输出
x
x
IDT71V3556S
IDT71V3558S
IDT71V3556SA
IDT71V3558SA
特点
128K ×36 ， 256K ×18的内存配置
支持高性能系统的运行速度 - 200兆赫
（ 3.2 ns的时钟到数据访问）
ZBT
TM
特点 - 读和写之间没有死循环
周期
内部同步输出缓冲器能消除
需要控制
OE
单R / W （读/写）控制引脚
W
正时钟边沿触发的地址，数据和控制
信号注册了全流水线的应用
4字突发能力（交错或线性）
单个字节写（ BW
1
-
BW
4
）控制（可配合活动）
BW
三芯片使简单的深度扩张
3.3V电源（ ± 5 ％ ） ， 3.3V的I / O电压（V
DDQ ）
可选 - 边界扫描的JTAG接口（ IEEE 1149.1
兼容）
包装在JEDEC标准的100引脚塑料薄型四方
扁平封装（ TQFP ） ， 119球栅阵列（ BGA ）和165细牙
球栅阵列（ FBGA ）
描述
该IDT71V3556 / 58顷3.3V高速4718592位（ 4.5兆
位）同步SRAM 。他们的目的是消除死巴士
车削循环时，公交车周围的读取和写入操作，或
写入和读取。因此，他们已获得的名称ZBT
TM
或
零总线周转。
地址和控制信号被施加到SRAM中1
时钟周期，并且两个周期后，相关联的数据的周期发生时，无论是
读取或写入。
该IDT71V3556 / 58包含的数据I / O，地址和控制信号
寄存器。输出使能是唯一的异步信号，并且可以使用
禁止输出在任何给定的时间。
时钟使能（ CEN ）引脚允许IDT71V3556 / 58的操作
只要有必要暂停。所有的同步输入是
忽略时（ CEN ）为高，内部设备寄存器将举行
它们以前的值。
有三个芯片使能引脚（ CE
1
，CE
2
,
CE
2
） ，允许用户
在需要时取消该设备。如果这三个中的任何一个都没有
断言的当ADV / LD为低时，没有新的存储器操作可以是
发起。然而，任何挂起的数据传输（读或写）将
完成。数据总线将三态两个周期芯片被取消后，
或写被启动。
x
x
x
x
x
x
x
x
x
x
引脚说明摘要
A
0
-A
17
地址输入
芯片使
OUTPUT ENABLE
读/写信号
时钟使能
单个字节写入选择
时钟
提前B URST地址/加载新地址
线性/交错突发订单
测试模式选择
测试数据输入
测试时钟
测试数据输出
JTAG复位（可选）
睡眠模式
数据输入/输出
核心电源， I / O电源
地
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
输入
输入
I / O
供应
供应
同步
同步
异步
同步
同步
同步
不适用
同步
STATIC
同步
同步
不适用
同步
异步
同步
同步
STATIC
STATIC
5281 TBL 01
CE
1
，CE
2
,
CE
2
OE
R/
W
CEN
BW
1
,
BW
2
,
BW
3
,
BW
4
CLK
ADV /
LD
LBO
TMS
TDI
TCK
TDO
TRST
ZZ
I / O
0
-I / O
31
， I / O
P1
-I / O
P4
V
DD
, V
DDQ
V
SS
2004年9月
1
2004集成设备技术有限公司
DSC-5281/08
