TMS320F2810 ， TMS320F2812
数字信号处理器
SPRS174B - 2001年4月 - 修订2001年9月
增强型模拟 - 数字转换器（ADC ）模块（续）
为了获得ADC的规定的精度，正确的电路板布局非常关键。以最好尽可能
在靠近所述数字信号路径的痕迹导致ADCIN引脚不能运行。这是为了最大限度地减少
开关噪声对从耦合到所述ADC输入的数字线路。此外，适当隔离
技术，必须使用隔离ADC模块电源引脚（如V
CCA
, V
REFHI
和V
SSA
）从
数字电源。
注意事项：
1. ADC寄存器在SYSCLKOUT速率访问。 ADC模块的内部时序
由高速外设时钟（ HSPCLK ）控制。
2.根据ADCENCLK和HALT信号的状态ADC模块的行为如下：
ADCENCLK ：
在复位时，该信号将是低的。当RESET为低电平有效（ XRS ）时钟寄存器仍然会
功能。这是必要的，以确保所有的寄存器和模式进入它们的默认复位状态。模拟
然而模块将处于低功率非活动状态。只要复位为高电平，则时钟的
寄存器将被禁用。当用户设置了ADCENCLK信号高，则时钟的寄存器
将被启用和模拟模块将被启用。将有一定的时间延迟（毫秒的范围内）之前
在ADC是稳定的，并且可以使用。
HALT ：
这个信号只影响模拟模块。它不影响该寄存器。如果为低电平时， ADC模块
供电。如果高， ADC模块进入低功耗模式。 HALT模式将停止CPU时钟，
这将阻止HSPCLK 。因此， ADC的寄存器逻辑将被间接地关闭。
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